pMOS器件NBTI界面电荷引起耦合的数值模拟分析

从二维模拟pMOS器件得到沟道空穴浓度和栅氧化层电场,用于计算负栅压偏置温度不稳定性NBTI(Negative bias temperature instability)效应的界面电荷的产生,是分析研究NBTI可靠性问题的一种有效方法。首先对器件栅氧化层/硅界面的耦合作用进行模拟,通过大量的计算和已有的实验比对分析得出:当NBTI效应界面电荷产生时,栅氧化层电场是增加了,但并没有使界面电荷继续增多,是沟道空穴浓度的降低决定了界面电荷有所减少(界面耦合作用);当界面电荷的产生超过1012/cm2时,界面的这种耦合作用非常明显,可以被实验测出;界面耦合作用使NBTI退化减小,是一种新的退化饱和机制,类似于"硬饱和",但是不会出现强烈的时间幂指数变化。     

pMOS器件NBTI效应随着器件参数变化规律的一种模型

器件的负偏压温度不稳定性(Negative bias temperature instability,NBTI)退化依赖于栅氧化层中电场的大小和强反型时沟道空穴浓度,沟道掺杂浓度的不同显然会引起栅氧化层电场的变化。栅氧化层的厚度不仅影响栅氧化层电场,而且会影响沟道空穴浓度,因而,改变沟道掺杂浓度和栅氧化层厚度会引起NBTI退化的不同。首先利用pMOSFETS器件的能带图和NBTI的退化模型,推导出了器件NBTI随器件参数变化的公式,并修订了NBTI的数值模拟方法,然后分别利用理论计算和数值模拟的方法对不同器件参数、相同阈值电压的器件进行定量地计算和仿真,继而总结出一种分析器件NBTI退化的应用模型,可对集成电路和器件的可靠性设计提供指导。     

深亚微米pMOS器件的HCI和NBTI耦合效应与物理机制

研究了深亚微米pMOS器件的热载流子注入(hot-carrier injection,HCI)和负偏压温度不稳定效应(negativebias temperature instability,NBTI)的耦合效应和物理机制.器件在室温下的损伤特性由HCI效应来控制.高温条件下,器件受到HCI和NBTI效应的共同作用,二者的混合效应表现为NBTI不断增强的HCI效应.在HCI条件下器件的阈值电压漂移依赖沟道长度,而NBTI效应中器件的阈值电压漂移与沟道长度无关,给出了分解HCI和NBTI耦合效应的方法.     

界面电荷位置对短沟道pMOS器件阈值电压的影响

通过二维数值模拟的方法,研究了短沟道器件中不同位置的界面电荷对pMOS器件阈值电压的影响。把pMOS器件栅氧化层等分成不同的区域,随即可以在不同的区域设置不同的界面电荷,从而很好地模拟了器件界面电荷处于不同位置时阈值电压漂移的变化情况,并同时考虑了不同漏极偏置的影响;为了探究其变化机制,还提取和比较了一些特殊情况下器件的表面势。这些研究有助于明确器件哪些位置的界面电荷对阈值电压漂移影响更大,这对深刻理解带漏极偏置的负偏压温度不稳定性效应有一定的帮助和促进。     

考虑NBTI效应的逻辑门退化延迟模型

基于45 nm PTM模型,采用Hspice对基本逻辑门进行了仿真,并使用Matlab对仿真数据进行了三维延迟曲面拟合。在这些仿真基础上,建立了关于输入信号翻转时间t_i、输出负载电容CL、阈值电压变化量ΔV_th的传播延迟t_p和输出翻转时间t_o的计算模型。采用时延模型对基准测试电路ISCAS85-C17进行了计算,并将计算结果与Hspice仿真数据进行了对比。结果表明,在仿真范围(t_i=0~100 ps,CL=0~2 fF,ΔVth =0~50 mV)内,该时延模型计算值与仿真数据的相对误差在±10%以内。该模型及其计算方法可适用于大规模数字IC的可靠性设计。     

深亚微米pMOS器件的HCI和NBTI耦合效应与物理机制

研究了深亚微米pMOS器件的热载流子注入(hot-carrier injection,HCI)和负偏压温度不稳定效应(negative bias temperature instability,NBTI)的耦合效应和物理机制. 器件在室温下的损伤特性由HCI效应来控制. 高温条件下，器件受到HCI和NBTI效应的共同作用，二者的混合效应表现为NBTI不断增强的HCI效应. 在HCI条件下器件的阈值电压漂移依赖沟道长度，而NBTI效应中器件的阈值电压漂移与沟道长度无关，给出了分解HCI和NBTI耦合效应的方法.     

碳掺杂对28 nm PMOS器件性能的影响

基于28 nm Polysion工艺,研究了在轻掺杂源漏区(LDD)提升掺杂浓度与掺杂碳源对PMOS器件的影响。实验结果表明,掺杂碳原子可以有效抑制硼的瞬时增强扩散效应(TED),并有效降低器件结深,降低漏电流。在P型轻掺杂源漏区(PLDD)提升掺杂浓度,可以有效提高电路速度,但会导致更严重的硼扩散与漏电流。通过研究不同浓度的碳原子与PLDD浓度对器件的影响,选取合适的碳源掺杂浓度并提高PLDD的掺杂浓度,在同样饱和电流的情况下器件具有更小的漏电流,可以提升PMOS器件的饱和电流与漏电流(I_on-I_off)性能约6%。     

基于40nm CMOS工艺电路的NBTI退化表征方法

负偏压温度不稳定性(NBTI)退化是制约纳米级集成电路性能及寿命的主导因素之一,基于40 nm CMOS工艺对NBTI模型、模型提参及可靠性仿真展开研究。首先对不同应力条件下PMOS晶体管NBTI退化特性进行测试、建模及模型参数提取,然后建立了基于NBTI效应的VerilogA等效受控电压源,并嵌入Spectre^TM仿真库中,并将此受控电压源引入反相器及环形振荡器模块电路中进行可靠性仿真分析,可有效反映NBTI退化对电路性能的影响。提出了一套完整可行的电路NBTI可靠性预测方法,包括NBTI模型、模型参数提取、VerilogA可靠性模型描述以及电路级可靠性仿真分析,可为纳米级高性能、高可靠性集成电路设计提供有效参考。     

数字电路中NBTI效应仿真及建模方法的研究

负偏压温度不稳定性(NBTI)效应已成为影响数字电路设计的重要可靠性问题之一。首先讨论了PMOS晶体管中NBTI效应对数字电路的影响,提出针对不同工艺PMOS管中NBTI效应建模的流程,设计了一种基于SPICE模型的NBTI仿真模型。该模型能够通过Cadence软件调用,并在实际的数字电路设计中进行动态仿真,预测NBTI效应对电路性能的影响。基于该建模流程,在Cadence软件中对基于40 nm工艺的一级两输入与非门和四十级反相器组成的环形振荡器进行仿真。仿真结果表明,该模型能够对不同工艺下PMOS管中的NBTI效应进行准确、有效地仿真,为数字电路的可靠性设计提供保障。     

A comprehensive model of PMOS NBTI degradation

Negative bias temperature instability has become an important reliability concern for ultra-scaled Silicon IC technology with significant implications for both analog and digital circuit design. In this paper, we construct a comprehensive model for NBTI phenomena within the framework of the standard reaction–diffusion model. We demonstrate how to solve the reaction–diffusion equations in a way that emphasizes the physical aspects of the degradation process and allows easy generalization of the existing work. We also augment this basic reaction–diffusion model by including the temperature and field-dependence of the NBTI phenomena so that reliability projections can be made under arbitrary circuit operating conditions.     

沟道宽度对65nm金属氧化物半导体器件负偏压温度不稳定性的影响研究

随着MOS器件尺寸缩小,可靠性效应成为限制器件寿命的突出问题.PMOS晶体管的负偏压温度不稳定性（NBTI）是其中关键问题之一.NBTI效应与器件几何机构密切相关.本文对不同宽长比的65nm工艺PMOSFET晶体管开展了NBTI试验研究.获得了NBTI效应引起的参数退化与器件结构的依赖关系,试验结果表明65nm PMOSFET的NBTI损伤随沟道宽度减小而增大.通过缺陷电荷分析和仿真的方法,从NBTI缺陷产生来源和位置的角度,揭示了产生该结果的原因.指出浅槽隔离（STI）区域的电场和缺陷电荷是导致该现象的主要原因.研究结果为器件可靠性设计提供了参考.     

Halo注入对50nm NMOS器件性能的影响

利用Sentaurus TCAD软件模拟研究了Halo注入工艺参数(注入角度、剂量、能量)对50nm NMOS器件性能的影响。结果表明,Halo注入角度和剂量的增大会使器件的DIBL特性改善,阈值电压提高;而Halo注入能量的增加会引起器件的DIBL特性变差,阈值电压有所降低,并且较注入角度和注入剂量相比,Halo注入能量的工艺窗口要小。Halo注入参数的变化对Ion和Ioff的影响不同,所以器件开关比随Halo注入角度、剂量和能量的增加呈现非单调性改变。器件的结电容则随Halo注入角度增大而下降,随注入剂量增大而上升,随注入能量的增加先上升后下降。对Halo注入各工艺参数影响器件性能的机理进行了分析,并实验制备了纳米尺度的Halo结构NMOS器件。     

保护环对130nm体硅PMOS抗单粒子瞬态特性的影响

基于TCAD（TechnologyComputerAidedDesign）仿真软件,通过对带有不同宽度保护环的130nto体硅PMOS器件进行单粒子辐照仿真,研究了保护环结构对深亚微米器件因单粒子辐照所产生的寄生双极效应．仿真结果表明,保护环结构能够大幅缩短器件SET（SingleEventTransient）电流的脉冲宽度,有效抑制寄生双极电荷收集,这种抑制作用随着保护环宽度增加而增强,最终趋于稳定．通过对加固器件的面积和抗辐射性能的折衷考虑,改进了保护环结构,并以宽度为0．38μm的保护环为例,证明了改进后的结构能够在保证器件抗单粒子性能及电学特性,同时节省29．4％的面积．     

28 nm WLP封装中PBO结构对CPI可靠性的影响

基于28 nm晶圆级封装(WLP)工艺,研究了聚苯撑苯并噁唑(PBO)对芯片-封装交互(CPI)可靠性的影响,分析了PBO堆叠关系和边缘位置的选择对CPI可靠性的影响.仿真实测结果表明,堆叠关系和边缘位置的变化对CPI可靠性有较显著的影响,两种因素的失效机理不同.利用TCAD工具能够有效预测结构变更对CPI可靠性的影响...     

Influence of I/O oxide process on the NBTI performance of 28 nm HfO2-based HKMG p-MOSFETs

The NBTI (negative bias temperature instability) performance of 28 nm HfO₂-based HKMG (high-κ metal gate) I/O thick oxide p-MOSFETs with different I/O oxide processes is reported. The results show that the NBTI performance from ISSG (in-situ steam generation) process is better than that from the furnace Gox1 process. The NBTI dependence on the PDA (post deposition anneal) process is studied and we show that PDA can significantly improve NBTI. We investigate the influence of DPN (decoupled plasma nitridation) on NBTI; the NBTI performance from the DPN process is much better than that from non-DPN processes for the devices with the same EOT (electrical oxide thickness). Based on the experiments, we propose an extended NBTI model, which incorporates nitrogen concentration in the formula for the process with DPN. This extension provides much clearer direction on process tuning to better control the DPN dosage and the EOT to meet both process electric and reliability requirements.     

PMOSFET动态NBTI效应的研究

负偏压温度不稳定性效应(NBTI)已经成为影响CMOS集成电路可靠性的一个关键因素,而动态应力条件下的NBTI效应对器件和电路的影响越来越受到关注。对PMOSFET的动态NBTI效应进行了系统介绍,讨论了动态应力条件下NBTI(DNBTI)效应和静态应力下NBTI(SNBTI)退化机理,综述了DNBTI效应的动态恢复机制以及影响因素,最后介绍了NBTI效应对电路的影响。随着器件尺寸的日益缩小,如何提高电路的可靠性变得日益重要,进一步研究NBTI效应对电路的影响从而进行NBTI电路级可靠性设计已成为集成电路设计关注的焦点。     

Improvement in NBTI reliability of Si-passivated Ge/high-k/metal-gate pFETs

State-of-the-art germanium-based p-channel FET devices are shown to have normal Negative Bias Temperature Instability (NBTI) behavior typically observed in Silicon-based pFETs. Furthermore, NBTI in Ge pFETs is reduced with respect to their Si counterparts. This improvement quantitatively corresponds to the reduction due to the tunneling barrier for holes formed by the Si passivation layer. A strong reduction in the permanent NBTI component is ascribed to a higher initial number of interface states.