一种高性能低功耗SEU免疫锁存器

为了缓解瞬态故障引发的软错误,提出一种对单粒子翻转完全免疫的加固锁存器。该锁存器使用4个输入分离的反相器构成双模互锁结构,使用具有过滤瞬态故障能力的C单元作为输出级,采用快速路径设计和钟控设计以提升速度和降低功耗。Hspice仿真结果表明,该电路结构没有未加固节点,所有节点都具有自恢复能力,适用于门控时钟电路。相比于SIN-LC,Cascode ST,FERST,TMR和SEUI加固等类型的锁存器,该锁存器的延迟、功耗、功耗延迟积平均下降82.72%,25.45%,84.24%。此外,该电路结构受工艺角、供电电压和温度扰动的影响较小。     

一种低开销加固锁存器的设计

针对单粒子翻转问题,设计了一种低开销的加固锁存器。在输出级使用钟控C单元,以屏蔽锁存器内部节点的瞬态故障;在输出节点所在的反馈环上使用C单元,屏蔽输出节点上瞬态故障对电路的影响;采用了从输入节点到输出节点的高速通路设计,延迟开销大幅降低。HSPICE仿真结果表明,相比于FERST,SEUI,HLR,Iso-DICE锁存器,该锁存器的面积平均下降23.20%,延迟平均下降55.14%,功耗平均下降42.62%。PVT分析表明,该锁存器的性能参数受PVT变化的影响很小,性能稳定。     

低功耗容软错误的65 nm CMOS 12管SRAM单元

提出了一种具有软错误自恢复能力的12管SRAM单元。该单元省去了专用的存取管,具有高鲁棒性、低功耗的优点。在65 nm CMOS工艺下,该结构能够完全容忍单点翻转,容忍双点翻转的比例是64.29%,与DICE加固单元相比,双点翻转率降低了30.96%。与DICE、Quatro等相关SRAM加固单元相比,该SRAM单元的读操作电流平均下降了77.91%,动态功耗平均下降了60.21%,静态电流平均下降了44.60%,亚阈值泄漏电流平均下降了27.49%,适用于低功耗场合。     

树型结构串并转换电路的设计

采用DEMUX(多路分配器)分级解串、递减降速的树型结构,使电路获得较高转换速度,其优点是在时钟的上升和下降沿采样,充分利用了时钟周期。基于CMOS互补逻辑的电路结构降低了功耗,全定制的设计方法优化了电路性能和版图面积,提高了设计可靠性。本设计采用了华润上华0.6μm CMOS工艺。     

一种低功耗高稳态电平位移电路

提出了一种新型低功耗、高稳态电平位移电路。该电路能将5 V输入电压转换为10 V输出电压,在电路的初态和电平转换过程中均保持高稳态。采用瞬态增强结构,能加速电平信号之间的转换,有效地减小了传输延迟,提高了电路稳定性。瞬态增强结构在稳定状态时不发挥作用,减小了静态功耗,获得了低功耗。基于标准0.35 μm BCD工艺和多5 V LDMOS耐压器件,对该电平位移电路在5 MHz频率下进行验证。结果表明,动态功耗仅为24.8 μA,上升沿响应速度仅为12.7 ns,下降沿响应速度仅为22.8 ns。该电路具有可靠性高、功耗低的优点。     

一种高速低功耗优先级编码器结构

优先级编码器是数字系统中一种重要的基本电路.它可以对多个输入请求进行仲裁,挑选出其中最高优先级的请求编码输出,指示最高优先级请求的位置.在传统的优先级编码器结构里,对每个输出都采用单独的放电路径,管子多功耗大.由此提出了采用共享放电路径的优先级编码器结构,减少管子的数目,降低功耗.仿真结果显示,平均延时下降了17%,平均功耗下降了5.4%.     

基于动态逻辑的MPRM电路低功耗优化设计

n个输入变量的逻辑函数有3n种不同的MPRM(Mixed-Polarity Reed-Muller)表达式,其对应电路的功耗和面积不尽相同。本文通过对CMOS电路功耗和动态逻辑MPRM电路低功耗分解方法的分析,建立MPRM电路功耗和面积估计模型,而后提出一种基于动态逻辑的MPRM电路快速低功耗分解算法。在此基础上,针对中小规模和大规模MPRM电路,结合列表转换技术,分别将穷尽搜索算法和遗传算法应用于基于动态逻辑的MPRM电路低功耗优化设计中。通过对MCNC和ISCAS基准电路测试表明:与Boolean电路和FPRM(Fixed-Polarity Reed-Muller)电路相比,中小规模MPRM电路的功耗平均节省80.65%和50.98%,大规模MRPM电路的功耗平均节省69.17%和46.61%。     

确定性测试矢量生成的低功耗设计

在组合电路内建自测试过程中,为了保证在获得较高故障覆盖率的条件下,减少测试功耗,提出了一种确定性低功耗测试矢量的生成结构,该结构利用可配置反馈网络的LFSR作为确定性矢量生成器,并结合单翻转矢量插入逻辑的时钟复用原理,使确定性测试矢量间插入了单一跳变的测试矢量。通过对组合电路集ISCAS’85的实验,表明该设计不仅提高了故障覆盖率,缩短了测试时间,而且能有效降低电路的总功耗、平均功耗和峰值功耗。     

一种低电压超低功耗动态锁存比较器

提出了一种低电压超低功耗动态锁存比较器。采用了自适应双重衬底偏压技术,在适当时间将比较器进行顺向衬底偏压与零衬底偏压的切换,以取得功耗延时积(PDP)的优势最大化。为解决比较器不工作时静态功耗较大的问题,提出了一种关断结构。该比较器基于SMIC 180 nm CMOS工艺,在400 mV电源电压下进行了前仿真。前仿真结果表明,电路的平均功耗、响应时间、功耗延时积均显著下降。在时钟频率为14.7 MHz时,响应时间为34 ns,功耗为123 nW。     

实现R-Port电路的Set-C单元的两种设计

提出了实现r-port电路的set-C单元的两种不同实现方案set-C1与set-C2,给出了r-port电路及set-C1与set-C2的管级电路图,并分析了它们的工作原理.基于0.25 μm标准CMOS无比(ratioless)工艺,给出了r-port电路的仿真图及set-C1与set-C2在上升延迟与平均功耗特性方面的HSPICE对比曲线.仿真结果表明,set-C1、set-C2的最小上升延迟分别为0.154 ns和0.244 ns,比值为1:1.58; set-C1较set-C2节省的最大功耗可达31%.由此得出set-C1较佳的结论.     

一种新型低功耗加固SRAM存储单元

提出了一种抗辐射加固12T SRAM存储单元.采用NMOS管组成的堆栈结构降低功耗,利用单粒子翻转特性来减少敏感节点,获得了良好的可靠性和低功耗.Hspice仿真结果表明,该加固SRAM存储单元能够完全容忍单点翻转,容忍双点翻转比例为33.33％.与其他10种存储单元相比,该存储单元的面积开销平均增加了 3.90％,功...     

一种低功耗低延迟的容忍DNU锁存器设计

随着集成电路器件特征尺寸的进一步减小,锁存器内部节点之间的距离越来越短.由于内部节点间的电荷共享效应,器件在空间辐射环境中频繁发生单粒子翻转(SEU),受影响节点由单节点扩展到双节点.文章提出了一种新型的锁存器加固结构,利用C单元固有的保持属性,实现对单节点翻转(SNU)和双节点翻转(DNU)的完全容忍.HSPICE仿...     

基于毛刺阻塞原理的低功耗双边沿触发器

当输入信号存在毛刺时,双边沿触发器的功耗通常会显著增大,为了有效降低功耗,提出一种基于毛刺阻塞原理的低功耗双边沿触发器。在该双边沿触发器中,采用了钟控CMOS技术C单元。一方面,C单元能有效阻塞输入信号存在的毛刺,防止触发器锁存错误的逻辑值。另一方面,钟控CMOS技术可以降低晶体管的充放电频率,进而降低电路功耗。相比其他现有双边沿触发器,该双边沿触发器在时钟边沿只翻转一次,大幅度减少了毛刺引起的节点冗余跳变,有效降低了功耗。与其他5种双边沿触发器相比,该双边沿触发器的总功耗平均降低了40.87%~72.60%,在有毛刺的情况下,总功耗平均降低了70.10%~70.29%,仅增加22.95%的平均面积开销和5.97%~6.81%的平均延迟开销。     

一种新型抗多节点翻转加固锁存器

在纳米锁存器中,由电荷共享效应导致的多节点翻转(MNU)正急剧增加,成为主要的可靠性问题之一。尽管现有的辐射加固锁存器能够对MNU进行较好的容错,但是这些加固锁存器只依赖于传统的冗余技术进行加固,需要非常大的硬件开销。基于辐射翻转机制(瞬态脉冲翻转极性)设计了一种新型抗MNU锁存器。该锁存器可有效减少需保护的节点数(敏感节点数)和晶体管数,因此可减少电路的硬件开销。由于至少存在2个节点可以保存正确的值,因此任何单节点翻转(SNU)和MNU都可以被恢复容错。基于TSMC 65 nm CMOS工艺进行仿真,结果显示,设计的加固锁存器的电路面积、传播延迟和动态功耗分别为19.44μm²,16.96 ps和0.91μW。与现有的辐射加固锁存器相比,设计的锁存器具有较小的硬件开销功耗-延迟-面积乘积(PDAP)值,仅为300.02。     

抗辐射加固集成稳压电源的最新设计和研究

本文探讨了降低线性集成稳压电源的功耗和提高它们的抗辐射能力的技术途径。介绍了一种新型稳压器电路,以低功耗电流放大器为其基础,改电压控制型为电流控制型,使电路在满载情况下,输入输出最小压差降到1V左右;并具有良好的启动保护功能,纹波抑制比可达70db以上;当输出电压V_o=12V时,其效率的典型值为90％。 为了尽量提高这种电路的抗辐射能力,在设计电路时就注意到了降低有源元件与无源元件的数量比,使电路设计尽量简化。并充分注意到光电流补偿单元的设置和增益裕量的限度。采用了介质隔离技术和晶体管归一化的标准设计,在工艺参数的设计中采用特殊加固晶体管的设计方法。使该电路的抗中子能力比初步加固的器件提高一倍左右,抗γ瞬时辐照能力提高二倍以上。     

Improvement for low power high performance hybrid type CAM

Based on the analysis of typical hybrid-type content addressable memory （CAM） structures, a hybrid-type CAM architecture with lower power consumption and higher stability was proposed. This design changes the connection of a N-type metal-oxide-semiconductor （NMOS） transistor in the control circuit, which greatly reduces the power consumption during comparison by making the match line simply discharge to the NMOS threshold voltage. A comparative study was made between conventional and the proposed hybrid-type CAM architecture by semiconductor manufacturing international corporation （SMIC） 65 nm complementary metal-oxide-semiconductor （CMOS） technology. Simulation shows that the power consumption of the proposed structure is reduced by 23%. Furthermore, the proposed design also adjusts the match line （ML） discharge path. In case that, the not and type （NAND-type） block is matched and the not or type （NOR-type） block is mismatched, the jitter voltage on the match line can be decreased largely.     

基于循环向量协同优化电路的NBTI效应和泄漏功耗

当晶体管的特征尺寸减小到45 nm时,电路的可靠性已经成为影响系统设计一个关键性因素。负偏压温度不稳定性(NBTI)和泄露功耗引起的电路可靠性现象的主要原因,导致关键门的老化加重,关键路径延迟增加,最终使得芯片失效,影响系统的正常工作。为了缓解NBTI效应和泄露功耗对电路可靠性的影响,延长电路的使用寿命,文中提出了循环向量方法进行协同优化。在ISCAS85基准电路,利用本方法协同优化实验,NBTI效应平均延迟相对改善了10%,泄漏功耗平均降低了15%,证明了循环向量方法的可行性。     

锁相环中基于电流控制技术的电荷泵的设计

锁相环能够跟踪输入信号的相位和频率,并输出相位锁定、低抖动的其他频率信号,广泛应用于通信系统中。高性能的锁相环芯片的设计,是当今通信领域研究的一个重点。文中对锁相环电路中的电荷泵电路模块进行改进,设计出一种带有电流控制技术的差分型电荷泵,实现了低功耗、高充放电速度的目的,并很好抑制电荷共享效应。同时通过电流模滤波器电路的设计,减小了整体电路的噪声,降低了功耗。     

基于保护门的纳米CMOS电路抗单粒子瞬态加固技术研究

随着器件特征尺寸的缩减,单粒子瞬态效应(SET)成为空间辐射环境中先进集成电路可靠性的主要威胁之一。基于保护门,提出了一种抗SET的加固单元。该加固单元不仅可以过滤组合逻辑电路传播的SET脉冲,而且因逻辑门的电气遮掩效应和电气隔离,可对SET脉冲产生衰减作用,进而减弱到达时序电路的SET脉冲。在45 nm工艺节点下,开展了电路的随机SET故障注入仿真分析。结果表明,与其他加固单元相比,所提出的加固单元的功耗时延积(PDP)尽管平均增加了17.42%,但容忍SET的最大脉冲宽度平均提高了113.65%,且时延平均降低了38.24%。