基于亚稳态检测的SAR ADC电容失配校准算法

随着工艺进程的不断推进,逐次逼近型模数转换器(SAR ADC)的电容失配对整体电路的速度和精度影响越来越大。针对SAR ADC中电容失配的问题,提出一种基于亚稳态检测的SAR ADC电容失配校准算法,在不增加模拟电路时序复杂度的情况下,有效地解决了电容失配导致的SAR ADC精度不足问题。将该算法运用于12 bit 150 MS/s SAR ADC中,模拟结果表明,有效位数(Enob)可以达到11.93 bit,无杂散动态范围(SFDR)达到92.66 dB。     

一种带二进制校正的10位100 MS/s SAR ADC

基于SMIC 65 nm CMOS工艺,设计了一种带二进制校正的10位100 MS/s逐次逼近型模数转换器(SAR ADC),主要由自举开关、低噪声动态比较器、电容型数模转换器(C-DAC)、异步SAR逻辑以及数字纠错电路组成。电容型数模转换器采用带2位补偿电容的拆分单调电容转换方案,通过增加2位补偿电容,克服了电容型数模转换器在短时间内建立不稳定和动态比较器失调电压大的问题,使SAR ADC的性能更加稳定。数字纠错电路将每次转换输出的12位冗余码转换成10位的二进制码。使用Spectre进行前仿真验证,使用Virtuoso进行版图设计,后仿真结果表明,当电源电压为1.2 V、采样率为100 MS/s、输入信号为49.903 MHz时,该ADC的SNDR达到58.1 dB,而功耗仅为1.3 mW。     

一种基于VCM开关切换的12位20 MS/s SAR ADC

设计了一种12位、采样率为20 MS/s的逐次逼近型模数转换器(SAR ADC)。整体电路为全差分结构,采用了一种基于VCM开关切换的分段式电容阵列。同时,比较器结合了前置运放和动态锁存器,与异步时序相配合,实现了SAR ADC高速工作。此外,采样电路采用栅压自举技术,提高采样的线性度。芯片基于TSMC 180 nm 1P5M CMOS工艺设计。仿真结果表明,当采样率为20 MS/s时,SAR ADC有效位数为11.94 bit,无杂散动态范围为86.53 dBc,信噪比为73.66 dB。     

应用于SAR ADC的高能效电容开关转换方案

针对逐次逼近型模数转换器,提出了一种新型高能效的电容开关转换方案。在前3个比较周期内,该新型电容开关不消耗转换功耗。从第4个比较周期开始,采用了拆分电容技术、单边双电平转换技术,使得一侧的电容只在2个参考电压Vcm与地之间进行切换,进一步节省了功耗。仿真结果表明,与传统电容阵列相比,该新型电容开关的转换功耗降低了99.23%,总电容面积减小了75%。微分非线性为0.162 LSB,积分非线性为0.163 LSB。     

与μP兼容的8位高速ADC—MAX165＼166

ＭＡＸ１６５／１６６是一种８位高速（５μｓ）ＡＤＣ，它内部带有采保电路及基准电压，可测量高达５０ｋＨｚ的交流信号。本文详细介绍其工作原理及应用。     

13位高无杂散动态范围的SAR ADC

基于标准0.18μm CMOS工艺,设计了一款采样率为500 kSa/s的13位逐次逼近型模数转换器（SAR ADC）芯片。该转换器内集成了多路复用器、比较器、SAR逻辑电路和数模转换器（DAC）电容阵列等模块,实现了数字位的串行输出。使用7+6分段式电容阵列及下极板采样和电荷重分配原理,有效降低了ADC整体电容值及功耗。使用两级预放大的比较器和电荷存储技术降低了失调误差,比较器精度为0.3 m V。在2.5 V电源电压和500 kSa/s的采样率下,后仿真结果表明,ADC的无杂散动态范围为97.14 dB,信噪比为78.78 dB,有效位数为12.78 bit。     

18位高速低有效位积分非线性逐次逼近ADC芯片AD7678

AD7678是具有18位高采样率低最低有效位积分非线性的逐次逼近型模数转换器。该器件具有无误码的18位精度分辨率，无传输延迟的逐次逼近型结构使得AD7678不论是转换精度还是转换速度均能满足很多情况下的性能要求。特有的并行（18，16或是8位总线）和串行两种接口方式可兼容5V与3V电压，从而使AD7678与主机通信更加方便。章给出了AD7678的主要性能、引脚功能和它在应用设计中的注意事项。     

一种电容阵列结构的10位8通道1MS/s逐次逼近AD转换器

设计了一种用于多电源SoC的10位8通道1MS/s逐次逼近结构AD转换器。为提高ADC精度,DAC采用改进的分段电容阵列结构。为降低功耗,比较器使用了反相器阈值电压量化器,在模拟输入信号的量化过程中减少静态功耗产生。电平转换器将低电压数字逻辑信号提升为高电平模拟信号。采用UMC 55nm 1P6M数字CMOS工艺上流片验证设计。测试结果表明,当采样频率为1 MS/s、输入信号频率为10 kHz正弦信号情况下,该ADC模块在3.3 V模拟电源电压和1.0 V数字电源电压下,具有最大微分非线性为0.5LSB,最大积分非线性为1LSB。测得的SFDR为75 dB,有效分辨率ENOB为9.27位。     

一种应用于高精度SAR ADC校准的剪枝神经网络算法

介绍了一种基于剪枝神经网络的后台校准算法,能够对高精度单通道SAR ADC的电容失配、偏移、增益等多个非理想因素同时进行校准,有效提高SAR ADC的精度。本算法不仅可以达到全连接神经网络校准效果,而且同时对贡献小的权重进行剔除,降低了校准电路的资源消耗,加快了神经网络校准算法速度。仿真结果表明,信号频率接近奈奎斯特频率的情况下,对16 bit 5 MS/s的 SAR ADC进行校准,校准后ADC的有效位数从7.4 bit提高到15.6 bit,无杂散动态范围从46.8 dB提高到126.2 dB。     

一种精度可编程的低功耗SAR ADC

设计了一种精度可编程的低功耗逐次逼近型模数转换器(SAR ADC)。采用电阻电容混合结构的数模转换(DAC)阵列,通过对低位电阻阵列的编程控制,实现了12,0,8位的转换精度,对应不同的精度,电路支持1,5,10 MS/s的转换速率。采用一种改进的单调开关控制逻辑以降低功耗和面积,同时避免了原有单调开关逻辑存在信号馈通的缺点。根据不同的精度要求,对比较器所用预放大器的个数进行编程控制,进一步提高了ADC的功耗效率。电路基于0.18 μm的CMOS工艺设计,在1.8 V电源电压下,精度从高到低对应的功耗分别为0.56,0.48,0.42 mW;SNDR分别为73.2,61.3,48.2 dB;SFDR分别为96.3,84.6,62.8 dB。芯片内核面积仅为(0.6×0.9)mm²,适用于通用片上系统(SoC)。     

An 8 bit 1 MS/s SAR ADC with 7.72-ENOB

This paper presents a low power 8-bit 1 MS/s SAR ADC with 7.72-bit ENOB. Without an op-amp, an improved segmented capacitor DAC is proposed to reduce the capacitance and the chip area. A dynamic latch comparator with output offset voltage storage technology is used to improve the precision. Adding an extra positive feedback in the latch is to increase the speed. What is more, two pairs of CMOS switches are utilized to eliminate the kickback noise introduced by the latch. The proposed SAR ADC was fabricated in SMIC 0.18 μm CMOS technology. The measured results show that this design achieves an SFDR of 61.8 dB and an ENOB of 7.72 bits, and it consumes 67.5 μ W with the FOM of 312 fJ/conversion-step at 1 MS/s sample under 1.8 V power supply.     

An 8/10 bit 200/100MS/s configurable asynchronous SAR ADC

This paper presents an asynchronous 8/10 bit configurable successive approximation register analog-to-digital converter (ADC). The proposed ADC has two resolution modes and can work at a maximal sampling rate of 200 and 100MS/s for 8 bit mode and 10 bit mode respectively. The ADC uses a custom-designed 1 fF unit capacitor to reduce the power consumption and settling time of capacitive DAC, a dynamic comparator with tail current to minimize kickback noise and improve linearity. Moreover, asynchronous control technique is utilized to implement the ADC in a flexible and energy-efficient way. The proposed ADC is designed in 90 nm CMOS technology. At 100MS/s and 1.0 V supply, the ADC consumes 1.06 mW and offers an ENOB of 9.56 bit for 10 bit mode. When the ADC operates at 8 bit mode, the sampling rate is 200MS/s with 1.56 mW power consumption from 1.0 supply. The resulted ENOB is 7.84 bit. The FOMs for 10 bit mode at 100MS/s and 8 bit mode at 200MS/s are 14 and 34 fJ/conversion-step respectively.     

一种12位1 MS/s数字自校准SAR ADC

设计了一种12位1 MS/s单端结构的自校准逐次逼近型模数转换器(SAR ADC)。采用串联三段式7位校准DAC阵列结构来校准高6位误差电压,减小了面积,扩大了校准范围。将校准DAC的初始态接为中间态,简化了校准逻辑控制过程。采用“双寄存器”预判的方式,提高了回补校准码的效率。在电源电压为3.3 V、转换速率为1 MS/s的条件下,进行了仿真验证。结果表明,该SAR ADC校准后,SNDR从校准前的49.2 dB提升到71 dB,DNL、INL分别从校准前的-1 LSB /+21.250 LSB、-17.398 LSB /+10.152 LSB减小到-0.25 LSB /+0.5 LSB、-1.048 LSB /+0.792 LSB。     

一种全集成8位2.16 GS/s SAR ADC

设计了一种8位2.16 GS/s四通道、时间交织逐次逼近型模数转换器(TI-SAR ADC).单通道SAR ADC采用数据环、异步时钟环的双环结构实现高速工作.采用带复位开关的动态比较器缩短量化时间,提高比较精度.结合反向单调切换时序,逐步增大共模电压,提升量化速度.基于55 nm CMOS工艺设计,后仿真结果表明,在...     

8 bit 400 MS/s CMOS折叠插值结构ADC的设计

折叠插值结构是高速ADC设计中的常用结构。提出了一种新的在折叠插值结构ADC中只对THA进行时间交织的技术,可以在基本不增加芯片功耗和面积的情况下,使ADC的系统速度提高近1倍。位同步技术可以保证粗分和细分通路之间的同步,在位同步的基础上设计了新的编码方式。基于上述技术设计了8 bit 400 MS/s CMOS折叠插值结构ADC,核心电路电流为110mA,面积仅1mm×0.8mm,Nyquist采样频率下SNDR为47.2dB,SFDR为57.1dB。     

8位12MS/s带片上参考电压的异步逐次逼近模数转换器

This paper proposes an 8 bit asynchronous successive approximation register ADC for wireless transceivers.A split capacitor DAC is used to reduce power and area consumption and the value of the split capacitor is calculated theoretically to ensure linearity.Asynchronous control logic is proposed to eliminate the high internal clocks and significantly speeds up the successive approximation algorithm.An on-chip reference with a fully integrated buffer and decoupling capacitor is adopted for avoiding an extra pin for the off-chip reference. The prototype,fabricated in UMC 0.18μm CMOS technology,achieves an effective number of bits of 7.64 bits at a sampling frequency of 12 MS/s.The total power consumption is 0.918 mW for a 1.8 V supply,while the onchip reference consumes 53%of the total power.It achieves a figure of merit of 180 fJ/conv-step,excluding the reference’s power consumption.     

一个电容阵列定制的100MS/s，9bit，0.43mW逐次逼近型模数转换器

本论文介绍了一个带定制电容阵列的低功耗9bit,100MS/s逐次比较型模数转换器。其电容阵列的基本电容单元是一个新型3D,电容值为1fF的MOM电容。除此之外,改进后的电容阵列结构和开关转换方式也降低了不少功耗。为了验证设计的有效性,该比较器在TSMC IP9M 65nm LP CMOS工艺下流片。测试结果如下：采样频率100MS/s,输入频率1MS/s时,有效位数（ENOB）为7.4,bit,信噪失真比（SNDR）为46.40dB,无杂散动态范围（SFDR）为62.31dB。整个芯片核面积为0.030mm2,在1.2V电源电压下功耗为0.43mW。该设计的品质因数（FOM）为23.75fJ/conv。     

一种低功耗8位300MS/s异步SAR ADC

设计了一种单循环8位300 MS/s低功耗异步SAR ADC。设计基于内部时钟电路,实现异步算法,使得ADC整体速度得到提升。采用分裂式顶端采样DAC阵列、高速比较器、自举开关以及低功耗动态逻辑单元,使得电路在高速转换下可以保持低功耗。基于SMIC 65 nm工艺实现,在1.2V电源电压以及300 MS/s的采样频率下,总功耗为0.84 m W。ADC的信噪失真比(SNDR)达到47.9 d B,有效位数(ENOB)达到7.6位,品质因数为16.6 f J/Conv。     

应用于14bit SAR ADC的高精度比较器的设计

基于预防大锁存理论,设计了一款带有三级前置运算放大器和latch再生电路的高精度比较器.为了实现高精度,采用了输入失调储存(IOS)和输出失调储存(OOS)级联的消失调方法,有效降低了比较器的输入失调电压.传统的比较器动态失调测试方法非常耗时,为此采用新的带负反馈网络的动态失调测试电路,从而大大提高了比较器的设计和仿真效率.Hhnec CZ6H(0.35μm)工艺下,仿真表明,比较器能够分辨的最小信号为33.2μV,满足14 bit SAR ADC对比较器的性能要求.