锁相环频率合成器相位噪声分析

频率合成器的相位噪声直接影响动目标雷达的改善因子。本文着重对锁相环频率合成器的相位噪声进行了较全面的分析，并对其中各组成部件的相位噪声也做了分析，分析的结果与实际测量结果基本吻合。文中最后提出了改善ＰＬＬ频率合成器相位噪声的办法。     

数字锁相环相位噪声影响因素分析

数字锁相环作为广泛应用的一种频率合成技术,相位噪声是其关键的技术指标。介绍数字锁相环的关键组成部分,从数字锁相环的相位噪声分析模型出发,阐述各组成部分对相位噪声产生的影响,并分析各部分关键指标的选型依据,然后利用仿真软件搭建仿真模型验证分析结果。为数字锁相环的设计,提高相位噪声性能提供了参考依据。     

锁相环在相位噪声测试中的工作机理和影响

分析了相位检波技术测试相位噪声的工作原理和锁相环在电路中的工作机理,给出了锁相环对相位噪声测试影响的转移函数,通过对环路修正前和修正后的实际测试曲线的比较,很容易看出环路噪声压缩的影响。明确了在实际测试中,必须对锁相环带宽内的相位噪声曲线进行修正。通过分析可以看出,用相位检波器方法使相位噪声测试由测信号相位起伏变成测电压起伏,用锁相技术使压控参考源与被测源同频,并可有效地对锁相带宽内噪声抑制进行修正,改进了相位噪声测试的方法。     

数字锁相环频率源相位噪声分析

首先对频率源相位噪声的原理及其表征进行了简要的阐述,然后从数字锁相环频率源的分析模型出发,对其相位噪声谱密度进行了推导,同时分析了影响相位噪声的各项主要因素．最后提出了提高数字锁相环频率源相位噪声性能的一些方法。     

相位噪声测量在时钟偏斜测试中的应用

随着系统数据速率的提高,时钟抖动分析的需求也在与日俱增.在高速数据链路中,时钟分配器的时钟偏斜会影响系统的整体性能.分析了相位噪声和时钟抖动的对应关系,通过时域到频域的转换,实现了时钟偏斜参数的高精度测量.以一款时钟分配器为例,进行了实际测试验证.     

自偏置锁相环的相位噪声分析

自偏置锁相环被提出以来,被认为能够以简单的电路结构降低锁相环的环内分频比从而改善环路带宽内的相位噪声。从噪声的相关性出发,分析了信号经过自偏置电路后对相位噪声的影响,并通过计算自偏置锁相环的相位传递函数得到其相位噪声模型,对比于传统单环式锁相环结构,其环内分频比并未降低。通过设计一2. 28～2. 52GHz 的自偏置锁相环,对其相位噪声进行测试并与传统单环和偏置式锁相环进行比较,测试结果也表明自偏置锁相技术并不能降低锁相环的带内相位噪声。     

高速ADC的低抖动时钟设计

本文首先分析了采样时钟抖动对ADC信噪比性能的影响,然后指出产生时种抖动的原因,最后给出了两种实用的低抖动采样时钟产生方案:基于低相位噪声VCO(压控振荡器)的可变采样时钟的产生及基于极低相位噪声温度补偿晶振的非可变采样时钟的产生。     

基准振荡器相位噪声对载波锁相环的影响

扩频接收机中的锁相跟踪环路噪声带宽受环路输入信号的各种内部和外部噪声误差的制约,在环路滤波器噪声带宽很窄的条件下,接收机基准振荡器的相位噪声对PLL环路的影响不能忽略.根据基准振荡器相位噪声功率谱密度的度量公式,考虑利用二阶锁相环的情况下,推导出基准振荡器的阿仑偏差与环路滤波器噪声带宽的关系,确定在跟踪接收机设计中,采用高频率稳定度的恒温晶振作为基准振荡器,可以获得较窄的环路噪声带宽,从而提高跟踪的稳定性和测量精度.     

锁相环中电荷泵的研究

锁相环的运用已经越来越广泛,从时钟产生器到无线通信到有线通信,光通信等等。在实际应用中,很多工程师都倾向于使用电荷泵型锁相环。因为它更容易实现尽可能大的或者无限开环增益。这样,电荷泵在该种结构中将充当非常重要的角色,其中的不理想性将会对整个系统的性能,比如时钟抖动,相位噪声,锁定时间,带宽,功耗等的设计带来挑战。本文将就以上问题进行详细的分析和研究。最后本文提出了一种改善性能的增益提高技术电荷泵。     

一种应用于阵列TDC的低抖动锁相环设计

传统的PLL（Phase Locked Loop）电路受限于环路参数的选定,其相位噪声与抖动特性已经难以满足大阵列、高精度TDC（Time-to-Digital Converter）的应用需求.本文致力于PLL环路带宽的优化选取,采取TSMC 0.35μm CMOS工艺实现了一款应用于TDC的具有低抖动、低噪声特性的锁相环（Phase Locked Loop,PLL）电路,芯片面积约为0.745mm×0.368mm.实际测试结果表明,在外部信号源输入15.625MHz时钟信号的条件下,PLL输出频率可锁定在250.0007MHz,频率偏差为0.7kHz,输出时钟占空比为51.59%,相位噪声为114.66dBc/Hz@1MHz,均方根抖动为4.3ps,峰峰值抖动为32.2ps.锁相环的相位噪声显著降低,输出时钟的抖动特性明显优化,可满足高精度阵列TDC的应用需要.     

频率合成器的相位噪声分析

频率合成器广泛应用于现代各种电子设备中,甚至被人们喻为众多电子系统的"心脏"。其性能好坏直接影响通信设备的性能,尤其是影响接收机的灵敏度和选择性。对频率合成器相位噪声的概念进行了简单的阐述。从锁相环的分析模型出发,介绍相位噪声的特性,分析了影响相位噪声的各种主要因素,并提出了提高频率合成器相位噪声性能的一些基本方法。通过实例介绍了环路滤波器参数的选择与计算。     

低相位噪声微波振荡器设计

针对Ka和Ku波段上、下变频装置对微波振荡器低相位噪声和小型化的要求,该文采用单环锁相式频率合成技术完成了微波振荡器的设计,并对锁相环的相位噪声进行了理论计算。分析了鉴相频率、鉴相器灵敏度和环路带宽对锁相环输出相位噪声的影响,根据分析结果对微波振荡器电路参数合理选择,同时兼顾了低相位噪声与小型化的设计要求。测试结果表明,振荡器的相位噪声指标与理论计算一致,各项指标均达到要求,可满足实际工程应用。     

一种低相位噪声采样时钟源的设计

分析了锁相环频率合成器与数字直接频率合成器的原理,阐述了二者性能的优劣。并在此基础上设计了一款低相位噪声的采样时钟源。该频率源结合锁相环和直接数字频率合成器的优势,在75 MHz时相位噪声可达-119 dBc@1 kHz、-116 dBc@100 kHz。     

数字锁相环的电源噪声灵敏度分析

通过建立电源噪声影响I/O信号抖动的方法学,从而打破狭义电源完整性纯粹追求低噪声的设计思路,佐证了电源噪声灵敏度这一概念。搭建锁相环模型仿真绘制出灵敏度曲线,并通过分析,得到不同频率噪声存在互调的结论,对高速串行链路接口设计具有一定指导性意义。     

利用PLL减小时钟前沿抖动的研究

针对通信系统数字信号处理中的时钟前沿抖动问题,给出时钟时域抖动和漂移的定义。在推导时域抖动和频域相位噪声关系式的基础上,对时钟的前沿抖动进行了测量和分析,指出偏离载波远端的相位噪声是构成抖动的主要因素。研究通过窄带锁相环(PLL)提纯时钟的方法,给出了提纯PLL的具体设计过程中主要环路参数:阻尼系数ξ和自然角频率ωn的选取和计算过程,说明设计过程中的注意事项。实现了对高抖动时钟信号的提纯。     

用于高能物理实验电子读出芯片的低噪声锁相环芯片设计

基于TSMC 180 nm工艺设计并流片测试了一款用于高能物理实验的电子读出系统的低噪声、低功耗锁相环芯片。该芯片主要由鉴频鉴相器、电荷泵、环路滤波器、压控振荡器和分频器等子模块组成,在锁相环电荷泵模块中,使用共源共栅电流镜结构精准镜像电流以减小电流失配和用运放钳位电压进一步减小相位噪声。测试结果表明,该锁相环芯片在1.8 V电源电压、输入50 MHz参考时钟条件下,可稳定输出200 MHz的差分时钟信号,时钟均方根抖动为2.26 ps(0.45 mUI),相位噪声在1 MHz频偏处为-105.83 dBc/Hz。芯片整体功耗实测为23.4 mW,锁相环核心功耗为2.02 mW。