一种3.3 V 2-GHz CMOS低噪声放大器

介绍了一个针对无线通讯应用的2-GHz低噪声放大器(LNA)的设计。该电路采用标准的0.6μm CMOS工艺，电源电压为3．3V，设计中使用了多个片上电感。对低噪声放大器的噪声进行了分析，模拟结果显示，该电路能提供18dB的正向增益(S21)及良好的反向隔离性能(S12为-44dB)，功耗为33．94mW，噪声系数为2．3dB，IIP3为-4．9dBm。     

一款应用于GPS的CMOS低功耗高增益LNA

针对当前应用于GPS射频前端的LNA存在的不足,设计了一种新型的LNA.从电路结构、噪声匹配、线性度、阻抗匹配、电压增益以及功耗等方面详细讨论了该低噪声放大器的设计.电路采用CMOS 0.18μm工艺实现,经过测试,低噪声放大器的增益为40.8dB,噪声系数为0.525dB,PldB为-29.5dBm,1.8V电压下的消耗电流仅为1.4mA.电路性能充分满足应用要求.     

用于便携式GPS接收机中的5.4mW低噪声高增益CMOS射频前端电路设计

设计了应用于便携式GPS接收机射频前端中的CMOS低噪声放大器和正交混频器. 该电路中的低噪声放大器采用带源端电感负反馈的输入级,并引入功耗约束下的噪声和输入同时匹配技术. 正交混频器基于吉尔伯特单元. 电路采用TSMC 0.18μm RF CMOS工艺实现,总的电压转换增益为35dB,级联噪声系数为2.4dB,输入1dB压缩点为-22dBm,输入匹配良好,输入回损为-22.3dB, 在1.8V电压供电下,整个全差分电路功耗为5.4mW.     

CMOS低功耗窄带低噪声放大器优化设计

阐述了一个采用Chartered 0.35 μm CMOS工艺实现的应用于315 MHz幅度键控接收芯片的低功耗窄带低噪声放大器.该电路主要采用限定功耗下同时优化噪声性能和输入匹配的技术进行设计,并且采取了其他一些措施来进一步改善电路的性能.采用一个并-串谐振网络,提供镜像抑制.实验测试表明,该低噪声放大器的噪声系数为1.47 dB,功率增益为19.97 dB,输入三阶截断点为-15.53 dBm,镜像抑制为42.4 dB,功耗为1.4 mW.     

用于便携式GPS接收机中的5.4mW低噪声高增益CMOS射频前端电路设计

设计了应用于便携式GPS接收机射频前端中的CMOS低噪声放大器和正交混频器.该电路中的低噪声放大器采用带源端电感负反馈的输入级,并引入功耗约束下的噪声和输入同时匹配技术.正交混频器基于吉尔伯特单元.电路采用TSMC 0.18μm RFCMOS工艺实现,总的电压转换增益为35dB,级联噪声系数为2.4dB,输入ldB压缩点为-22dBm,输入匹配良好,输入回损为-22.3dB,在1.8V电压供电下,整个全差分电路功耗为5.4mW.     

应用于SC-UWB收发机的CMOS射频接收前端电路设计

设计了应用于单载波超宽带（SC-UWB）无线收发机中的CMOS射频接收前端电路. 该前端电路采用直接变频结构,包含一个差分低噪声放大器（LNA）、一个正交混频器和两个中频放大器。其中,LNA采用源级电感负反馈结构.首先给出了该类型LNA中输入匹配带宽关于栅源电容、工作频率及匹配目标值的表达式 然后考虑到栅极片上电感、键合电感及其精度,提出了在增益和功耗约束下的噪声因子优化策略。该LNA利用两级放大级的不同谐振点实现了7.1~8.1GHz频段上的平坦增益,并具有两种增益模式来改善接收机动态范围. 正交混频器采用折叠式双平衡吉尔伯特结构. 该射频前端电路采用TSMC0.18um RF CMOS工艺设计,芯片面积为1.43 mm2. 在高、低增益模式下,测得的最大转换增益分别为42dB和22dB,输入1dB压缩点为-40dBm和-20dBm,S11低于-18dB和-14.5dB,中频3dB带宽大于500MHz. 高增益模式下双边带噪声因子为4.7dB. 整个电路在1.8V供电电压下功耗为65mW。     

基于90nm CMOS工艺的60GHz射频接收前端电路设计

设计了一款用于中国60 GHz标准频段的射频接收前端电路。该射频接收前端采用直接变频结构,将59～64 GHz的微波信号下变频至5～10 GHz的中频信号。射频前端包括一个四级低噪声放大器和电流注入式的吉尔伯特单平衡混频器。LNA设计中考虑了ESD的静电释放路径。后仿真表明,射频接收前端的转换增益为13.5～17.5 dB,双边带噪声因子为6.4～7.8 dB,输入1 dB压缩点为-23 dBm。电路在1.2 V电源电压下功耗仅为38.4 mW。该射频接收前端电路采用IBM 90 nm CMOS工艺设计,芯片面积为0.65 mm2。     

具有宽带输入匹配性能和高线性度的31.7 GHz CMOS基毫米波低噪声放大器

本文基于CMOS工艺设计了一种工作于31.7GHz具有良好输入匹配性能和线性性能的低噪声放大器。宽带输入匹配性能的实现基于一种简单的LC网络的组合,使得S11的曲线在-10dB以下出现1个以上的凹谷。为了获得输入阻抗Zin与负载的关系,文中分析了匹配电路的原理,确定了影响Zin的关键因素。文中着重对Zin和负载配置的关系进行了深入探讨,这在以往并未引起太多关注。此外,本文使用级联矩阵建立了输入级噪声模型而非使用传统的噪声理论,这样一来,Zin和NF便可以用统一的公式进行计算。线性分析在本文也有所涉及。最后,本文设计了一个低噪声放大器加以验证。芯片测试结果表明本文设计的低噪声放大器具有9.7dB的功率增益,S11在频率高于29GHz的仪器量程范围内全部在-10dB以下。测得的输入1dB压缩点和3阶交调点分别为-7.8dB和5.8dB。低噪声放大器的制造采用90 nm射频CMOS工艺,包括焊盘在内整个芯片的尺寸为755 um x 670 um。电路在1.3 V电压下的耗散功率为24 mW。     

基于噪声抵消技术的宽带低噪声放大器设计

采用0.18μm CMOS工艺,针对DMB-T/H标准数字电视调谐器应用,设计了一个基于噪声抵消技术的宽带低噪声放大器.详细分析了噪声抵消技术的原理,给出了宽带低噪声放大器的设计过程.仿真结果表明,在48～862 MHz频率范围内输入输出反射系数均小于-20 dB,噪声系数低于3 dB,增益大于17 dB,1 dB压缩点为-6dBm.在1.8V电压下,电路功耗为10.8mW.     

应用于TD-SCDMA/LTE/LTE-Advanced收发机的多频多模CMOS射频接收前端电路设计

设计了应用于TD-SCDMA/LTE/LTE-Advanced收发机中的多频段、多模式射频接收前端电路. 该前端电路采用直接变频结构,包含两个可调谐差分低噪声放大器、一个正交混频器和两个中频放大器。其中,两个独立的可调谐低噪声放大器覆盖了4个射频频段,在较低的功耗下实现足够的增益和噪声性能. 并且利用开关电容阵列来调节低噪声放大器的谐振频率点. 低噪声放大器通过混频器的驱动级跨导晶体管实现结合。正交混频器采用折叠式双平衡吉尔伯特结构,利用PMOS晶体管作为本振信号的开关对,从而降低1/f噪声. 前端电路具有3种增益模式以获得更大的动态范围. 模式配置和频段选择功能都由片上的SPI模块控制. 该射频前端电路采用TSMC0.18um RF CMOS工艺实现,芯片面积为1.3 mm2. 全部频段上测量的转换增益高于43dB,双边带噪声系数低于3.5dB. 整个电路在1.8V供电电压下,消耗电流约31mA。     

Low-power W-band CPWG InAs/AlSb HEMT low-noise amplifier

We present the development of a low-power W-band low-noise amplifier (LNA) designed in a 200-nm InAs/AlSb high electron mobility transistor (HEMT) technology fabricated on a 50-/spl mu/m GaAs substrate. A single-stage coplanar waveguide with ground (CPWG) LNA is described. The LNA exhibits a noise figure of 2.5 dB and an associated gain of 5.6 dB at 90 GHz while consuming 2.0 mW of total dc power. This is, to the best of our knowledge, the lowest reported noise figure for an InAs/AlSb HEMT LNA at 90 GHz. Biased for maximum gain, the single-stage amplifier presents 6.7-dB gain and an output 1-dB gain compression point (P1dB) of -6.7dBm at 90 GHz. The amplifier provides broad-band gain, greater than 5dB over the entire W-band.     

Circuit Topology Analysis of CMOS LNA in Mobile Communication Systems

1　Introduction　Now ,mostoftheLNAinRFreceiversarede signedwithGaAsorbipolartechnologies,whichhavealargepowerdissipationandunfavorableper formanceofintegration .CMOStechnologiestakeincreasinglyadvantagesoftechnologyadvances,whichhaveverylow powerconsumptionandmakepossibletheintegrationofcompletecommunicationsystems[1 ] .Forexample ,mobilecommunicationsystemreceiversemployextensivedigitalsignalpro cessingtoperformacquisition ,tracking ,anddecod ingfunctions.TheuseofCMOStechnologiesforimpl…     

带有ESD保护,900MHz/2.4 GHz Dual-BandCMOS LNA的设计

设计了一个可以同时工作在900 MHz和2.4 GHz的双频带(Dual-Band)低噪声放大器(LNA).相对于使用并行(parallel)结构LNA的双频带解决方案,同时工作(concurrent)结构的双频带LNA更能节省面积和减少功耗.此LNA在900MHz和2.4 GHz两频带同时提供窄带增益和良好匹配.该双频带LNA使用TSMC 0.25 μm 1P5M RF CMOS工艺.工作在900MHz时,电压增益、噪声系数(Noise Figure)分别是21 dB、2.9 dB;工作在2.4 GHz时,电压增益、噪声系数分别是25dB、2.8 dB,在电源电压为2.5 V时,该LNA的功耗为12.5mW,面积为1.1mm×0.9 mm.使用新颖的静电防护(ESD)结构使得在外围PAD上的保护二极管面积仅为8 μm×8 μm时,静电防护能力可达2 kV(人体模型)     

A 0.18μm CMOS 3-5 GHz broadband flat gain low noise amplifier

A 3-5 GHz broadband flat gain differential low noise amplifier (LNA) is designed for the impulse radio uitra-wideband (IR-UWB) system. The gain-flatten technique is adopted in this UWB LNA. Serial and shunt peaking techniques are used to achieve broadband input matching and large gain-bandwidth product (GBW). Feedback networks are introduced to further extend the bandwidth and diminish the gain fluctuations. The prototype is fabricated in the SMIC 0.18 μm RF CMOS process. Measurement results show a 3-dB gain bandwidth of 2.4-5.5 GHz with a maximum power gain of 13.2 dB. The excellent gain flatness is achieved with ±0.45 dB gain fluctuations across 3-5 GHz and the minimum noise figure (NF) is 3.2 dB over 2.5-5 GHz. This circuit also shows an excellent input matching characteristic with the measured S11 below-13 dB over 2.9-5.4 GHz. The input-referred 1-dB compression point (IPldB) is -11.7 dBm at 5 GHz. The differential circuit consumes 9.6 mA current from a supply of 1.8 V.     

A 2.1-6 GHz SiGe BiCMOS low-noise amplifier design for a multi-mode wideband receiver

A wideband low-noise amplifier (LNA) with ESD protection for a multi-mode receiver is presented.The LNA is fabricated in a 0.18-μm SiGe BiCMOS process,covering the 2.1 to 6 GHz frequency band.After optimized noise modeling and circuit design,the measured results show that the LNA has a 12 dB gain over the entire bandwidth,the input third intercept point (IIP3) is -8 dBm at 6 GHz,and the noise figure is from 2.3 to 3.8 dB in the operating band.The overall power consumption is 8 mW at 2.5 V voltage supply.     

宽带单片低噪声放大器

由电路和噪声基本定义出发,导出了二端口网络的噪声相关矩阵的转移表示式和导纳表示式.并推导了两个二端口网络的级联和并联后的噪声相关矩阵.然后在此基础上得出了并联反馈放大器的噪声参数(R_n,NF_min和Y_opt)和其S参数表达式.由此设计和制造了1~7GHz两级单片低噪声放大器.在工作频率1~7GHz内,测得增益G＞20dB,带内增益波动ΔG≤±0.75dB,噪声系数NF≤2.5dB,输入输出驻波VSWR≤2.0,1分贝压缩点输出功率P_1dB≥15dBm.测试结果验证了设计的正确性.     

微波毫米波宽带单片低噪声放大器

推导了反馈电路理论,利用0.25μmGaAs PHEMT工艺,研制了两种并联反馈单片低噪声放大器。第一种放大器的工作频带为6～18GHz,测得增益G≥21dB,带内增益波动ΔG≤±1.0dB,噪声系数NF典型值为2.0dB,输入驻波VSWRin≤1.5,输出驻波VSWRout≤2.0,1分贝压缩点输出功率P1dB≥11dBm。第二种放大器的工作频带为26～40GHz,测得增益G≥17dB,噪声系数NF约为2.0dB,输入、输出驻波VSWR≤2.5,1分贝压缩点输出功率P1dB≥10dBm。两种电路的测试结果验证了设计的正确性。     

宽带高增益输出平衡CMOS低噪声放大器的设计

设计了一种带片内变压器、适用于0.05～2.5 GHz频段的宽带低噪声放大器(LNA).电路设计采用了并行的共栅共源放大结构,将从天线接收到的单端输入信号转换为一对差分信号输出给后级链路.针对变压器结构的LNA噪声系数不够低和输出不平衡的问题,采用了缩放技术、噪声消除技术以及两级的全差分放大器作为输出缓冲级,来有效降低电路的噪声系数,提高增益和输出平衡度.电路采用TSMC 0.18μm 1P6M RF CMOS工艺设计仿真和流片,测试结果表明:在0.05 ～ 2.5 GHz频带范围内,该LNA的最高功率增益达24.5 dB,全频段内噪声系数为2.6～4 dB,输入反射系数小于-10 dB,输出差分信号幅度和相位差分别低于0.6dB和1.8°.     

A universal dual band LNA implementation in SiGe technology forwireless applications

A dual band low-noise amplifier (LNA) with matched inputs and outputs, implemented in Infineon Technologies' B7HF SiGe process, is presented. Both the single-ended inputs and outputs are matched to 50 Ω without external elements. For the low-band (800 MHz-1 GHz), the LNA has a measured gain of 17 dB and a noise figure below 1.2 dB at 900 MHz. The high-band (1.8-2 GHz) LNA achieves a gain of 15 dB and a noise figure below 1.5 dB at 1.9 GHz. Both LNAs consume 5 mA dc current with a power supply voltage range from 2.7-3.6 V     

A 24-GHz CMOS front-end

This paper reports the first 24-GHz CMOS front-end in a 0.18-/spl mu/m process. It consists of a low-noise amplifier (LNA) and a mixer and downconverts an RF input at 24 GHz to an IF of 5 GHz. It has a power gain of 27.5 dB and an overall noise figure of 7.7 dB with an input return loss, S/sub 11/ of -21 dB consuming 20 mA from a 1.5-V supply. The LNA achieves a power gain of 15 dB and a noise figure of 6 dB on 16 mA of dc current. The LNA's input stage utilizes a common-gate with resistive feedthrough topology. The performance analysis of this topology predicts the experimental results with good accuracy.