利用可编程逻辑器件设计有限冲激响应滤波器

讨论了几种数字滤波器算法．分析有限冲激响应滤波器和无限冲激响应滤波器各自的优点和缺点。提出一种利用可编程逻辑器件设计有限冲激响应滤波器的设计方法，并计算一个具体的有限冲激响应滤波器的参数。     

基于DSP Builder的FIR滤波器的设计与实现

现场可编程门阵列(FPGA)器件以其灵活的可配置特性,可以很好地解决并行性和速度问题而广泛应用于数字信号领域,但使用VHDL或VerilogHDL语言进行设计的难度较大.提出了一种采用DSP Builder实现有限冲激响应滤波器的设计方案,并以一个16阶低通FIR数字滤波器的实现为例,设计并完成软硬件仿真与验证.结果表明,该方法简单易行,能满足设计要求.     

基带成形滤波器的FPGA实现

针对数字化基带成形滤波的信号处理特点,将截短的基带波形进行二维分解,得到成形滤波器的多相结构。通过对多相结构的分析,给出了一种较为精简实用的基于滤波器系数查询表模式的FPGA实现结构,该结构具有实现简单、占用资源少等特点。仿真结果表明,该结构完全可以达到实际应用的要求。     

基于FPGA的IIR滤波器在DTV中的仿真

在数字电视技术中,诸如通讯、视频图像和音频信号处理等系统中都要求对信号处理要有实时性和灵活性,随着可编程逻辑器件和EDA技术的发展,FPGA在这些方面的优势都突显出来了,基于FPGA的信号处理器已广泛应用于各种信号处理领域。数字滤波器是现代数字信号处理系统的重要组成部分之一。IIR数字滤波器又是其中非常重要的一类滤波器,因其较低的阶次可以获得较高的频率选择特性而得到广泛应用。     

基于可重构FPGA技术的自适应FIR滤波器的实现

有限冲激响应(FIR)滤波器设计遇到的难题是滤波要进行大量乘法运算,即使是在全定制的专用集成电路中也会导致过大的面积与功耗.对于用硬件实现系数是常量的专用滤波器,可以通过分解系数变为应用加、减和移位而实现乘法.FIR滤波器的复杂性主要由用于系数乘法的加法器/减法器的数量决定.而对于自适应FIR滤波器,大多数场合下可用数字信号处理器(DSP)或CPU通过软件编程的方法来实现,但是对于要求高速运算的场合,VLSI实现是很好的选择.基于这一考虑,可以用符号数的正则表示(CSD)码表示系数, 再利用可重构现场可编程门阵列(FPGA)技术实现.可重构结构的应用,能保证系统的其余部分同时处于运行状态时实现FIR滤波器系数的更新.文中利用CSD码和可重构思想,提出了用FPGA实现自适应FIR滤波器的一种方案.     

一种FIR滤波器的FPGA实现

数字滤波是语音与图像处理和模式识别等应用中的一种基本的数字信号处理部件。文中提出了一种采用FPGA器件并利用窗函数实现线性FIR数字滤波器的方案,使用Xilinx公司的XCS10FPGS器件设计了一个8阶8位FIR滤波器,阶数和位数以及滤波器特性均可方便地更改。     

基于FPGA的IIR数字滤波器的实现

数字信号处理在科学和工程技术许多领域中得到广泛的应用,与FIR数字滤波器相比,IIR数字滤波器可以用较低的阶数获得较高的选择性,本文采用一种基于FPGA的IIR数字滤波器的设计方案,首先分析了IIR数字滤波器的原理及设计方法,然后通过MAX＋PLUSⅡ的设计平台,采用自顶向下的模块化设计思想将整个IIR数字滤波器分为：时序控制、延时、补码乘加和累加4个功能模块。分别对各模块采用VHDL进行描述后,进行了仿真和综合。仿真结果表明,本课题所设计的IIR数字滤波器运算速度较快,系数改变灵活,有较好的参考价值。     

基于FPGA的梯度自适应格型滤波器设计

对于高灵敏度的数字信号的处理需要使用数值特性优良的格型滤波器。利用EDA技术设计了梯度自适应格型滤波器。实验表明更新反射系数的步长应随着模块数的增加逐步减小。对梯度自适应格型滤波器的单独模块采用驰豫超前技术设计,显著提高了FPGA的运行时钟速率。     

一种改进的NLMS自适应滤波器的FPGA实现

针对当前广泛应用的自适应滤波器,提出了一种改进的变步长NLMS自适应算法,在不增加计算复杂度的条件下获得了更好的收敛速度。在硬件实现过程中,利用FPGA并行处理的特点,采用自上而下的设计方法和流水线设计技术,获得了较好的滤波效果和较快的处理速度,完全满足自适应信号处理领域中实时性的要求。     

低复杂度FIR数字滤波器设计方法

FIR滤波器具有绝对稳定性和线性相位的优势,然而当对滤波器的频域性能要求较高时,FIR滤波器通常需要很高的阶数,这使得FIR滤波器硬件执行的复杂度很高。为降低FIR滤波器的硬件执行复杂度,诸多研究者进行了探索。文章对低复杂度FIR滤波器设计方法进行研究,着重介绍比较典型的频率响应罩设计方法、外插脉冲响应设计方法和基于压缩感知的设计方法。     

基于FPGA的自适应旁瓣对消原理及其实现

自适应旁瓣对消(ASLC)是雷达抗有源干扰的有效方法。它采用空间滤波技术，通过辅助接收通道在干扰方向形成波束图的零点，实现对干扰信号的抑制。本文介绍了自适应旁瓣对消的原理，然后给出了基于FPGA的ASLC实现方案，最后通过仿真和试验结果，分析了自适应旁瓣对消的性能。     

串行通讯在FPGA上的实现

随着现场可编程门阵列(FPGA)在工程实践中的应用越来越广泛,在FPGA上实现稳定可靠的串行通讯也显得越来越重要。探讨了如何利用Verilog语言在FPGA中实现稳定、可靠的串行通讯。     

基于FPGA的通用异步收发器设计

采用Verilog HDL语言作为硬件功能的描述,运用模块化设计方法分别设计了通用异步收发器（UART）的发送模块、接收模块和波特率发生器,并结合现场可编程门阵列（FPGA）的特点,实现了一个可移植的UART模块。该设计不仅实现了串行异步通信的主要功能,而且电路简单,工作稳定、可靠,可以将其灵活地嵌入到各个通信系统中。     

基于FPGA的VME总线接口的设计与实现

介绍了一种用现场可编程门阵列（FPGA）实现虚拟机器环境（VME）总线接口的设计方法。该设计采用Al-tera公司的高密度的Stratix系列的FPGA来实现,给出了相应的程序设计原理和实现框图,重点论述了基于FPGA的VME总线接口设计原理和仿真,设计结果得到了实践的检验。     

改进型主成份分析外插脉冲响应滤波器设计

外插脉冲响应(EIR)滤波器设计技术是一种低复杂度有限冲击响应(FIR)滤波器设计技术,而基于主成份分析(PCA)的EIR(PCA-EIR)滤波器设计技术是一种有效(算法执行简单,效果较好)的EIR滤波器设计技术.PCA-EIR技术通过对由原型FIR滤波器系数组成的系数矩阵采用PCA技术进行降维来近似合成原型FIR滤波器,以达到降低原型滤波器硬件执行复杂度的目的.本文提出了一种简单有效的改进型PCA-EIR技术,其基本思想是将系数矩阵的前若干列向量保持不变,对剩余部分列向量组成的矩阵采用PCA技术进行降维来合成原型FIR滤波器.所提出改进型PCA-EIR技术的算法执行复杂度与传统PCA-EIR技术相当,且在滤波器频率响应指标基本相等的前提下,改进型PCA-EIR技术节省3.5％-17.5％乘法器和25.6％-51.6％加法器,从而进一步降低了FIR滤波器的硬件执行复杂度.     

一种多相信道化宽带数字接收机的FPGA设计实现

根据雷达、电子战（EW）一体化系统需求,在Xilinx的ISE 10.1工具开发平台上,实现了一种32信道的高效高速实时多相信道化宽带数字接收机的设计。为解决因抽取而产生的接收盲区采用3 dB交叠、相邻信道间重叠50%结构。全部设计方案采用VHDL语言描述,利用ModelSim工具软件在Xilinx公司的大规模可编程逻辑器件XC5VSX95T上实现对系统的逻辑综合和时序仿真。计算机仿真验证了此方法的正确性和有效性,该结构的输出数据率稳定,硬件可实现性强。     

可编程FIR滤波器的FPGA实现

介绍了FIR滤波器的基本的线性相位结构及FIR滤波器的抽头系数SD算法编码。给定滤波器的数字指标,用MATLB设计抽头系数,最后用Verilog HDL语言实现了一个16阶的FIR低通滤波器并在QuartusⅡ上仿真,并对仿真结果与理论值进行比较,波形仿真结果和理论值相吻和,最后将编程数据文件下载到FPGA芯片上。对于不同性能的FIR滤波器,抽头系数是变化的,因此只要对本设计的抽头系数重新在线配置,就可以实现不同的FIR滤波器。     

多相抽取滤波器的FPGA实现

信号的多相分解在多抽样率信号处理中有着重要的作用.介绍了多相分解的基本理论,结合FIR抽取滤波器的多相分解形式,用Verilog HDL语言来实现2倍抽取滤波器的多相结构,QuartusⅡ软件仿真输出波形,并且用MATLAB对仿真结果进行验证并作比较.结果正确,最后将编程数据文件下载到FPGA芯片上.多相抽取滤波器的设计方法是可行的,整个设计过程由软件实现,参数易于修改.     

基于FGA的IIR数字滤波器的设计与实现

给出了基于FPGA的IIR数字滤波器的设计和实现方法。首先,用双线性变换法设计出巴特沃兹数字带通滤波器的相关参数;其次,利用Maflab软件对所设计的滤波器进行了仿真分析;最后,利用QuartIlsII软件进行了模块设计和功能仿真。实验结果证明了该方法的有效性。