CMOS集成电路的抗辐射设计

随着商业微电子器件抗辐射能力的提高,使得对专用集成电路(ASIC)从设计上进行抗辐射加固成为可能.本文介绍了CMOS器件的抗电离辐射的主要加固设计方法,认为在商业工艺上可以获得低成本的中等复杂程度和耐辐射能力的专用集成电路(ASIC).     

纳米级CMOS集成电路的发展状况及辐射效应

介绍互补金属氧化物半导体(CMOS)集成电路的发展历程及纳米级CMOS集成电路的关键技术,在此基础上研究了纳米级CMOS集成电路的辐射效应及辐射加固现状。研究结果表明,纳米级FDSOICMOS集成电路无需特殊的加固措施,却比相同技术代的体硅CMOS集成电路有好得多的辐射加固能力,特别适用于空间应用环境。     

改进型抗单粒子效应D触发器

在对抗单粒子效应技术研究的基础上,构造了一种改进型的抗单粒子翻转和单粒子瞬变的主从型边沿D触发器.该D触发器在不影响设计流程的情况下能使得整个芯片都具有抗单粒子效应,并有效改善了以往由于引入抗辐射设计而导致芯片面积大幅度提高的问题.     

体硅CMOS集成电路抗辐射加固设计技术

首先介绍了空间辐射环境,并对各种辐射效应及其损伤机理进行分析。然后对体硅CMOS集成电路的电路结构、抗辐射加固技术和版图设计抗辐射加固技术进行探索。测试结果表明,采用版图加固抗辐射技术可以使体硅CMOS集成电路的抗辐射性能得到明显提升。     

数字电路抗单粒子瞬态效应的最小尺寸设计

随着体硅CMOS电路工艺的不断缩小,数字电路在空间中使用时受到的单粒子效应越发严重。特别是高频电路,单粒子瞬态效应会使电路功能完全失效。提出了一种基于电路尺寸计算的抗单粒子瞬态效应的设计方法,主要思想是通过辐射对电路造成的最坏特性,设计电路中MOS管的尺寸,使电路在系统开销和降低软错误率之间达到一个平衡。从单粒子效应电流模型入手,计算出单粒子效应在电路中产生的电荷数,得出为抵消单粒子效应产生的电荷需要多大的电容,再折算到器件电容上,最终得到器件的尺寸。此工作为以后研制抗辐射数字电路奠定了基础,提供了良好的借鉴。     

集成电路单粒子瞬态效应与测试方法

随着器件尺寸的等比例缩小,单粒子瞬态效应对集成电路的影响愈发明显,其产生机理及作用更加复杂。从集成电路单粒子瞬态脉冲的产生机理及模型出发,讨论分析了模拟和数字集成电路的单粒子瞬态效应,介绍了单粒子瞬态脉冲宽度的测试方法与测试结构。     

集成电路单粒子瞬态效应与测试方法

随着器件尺寸的等比例缩小,单粒子瞬态效应对集成电路的影响愈发明显,其产生机理及作用更加复杂。从集成电路单粒子瞬态脉冲的产生机理及模型出发,讨论分析了模拟和数字集成电路的单粒子瞬态效应,介绍了单粒子瞬态脉冲宽度的测试方法与测试结构。     

基于保护门的纳米CMOS电路抗单粒子瞬态加固技术研究

随着器件特征尺寸的缩减,单粒子瞬态效应(SET)成为空间辐射环境中先进集成电路可靠性的主要威胁之一。基于保护门,提出了一种抗SET的加固单元。该加固单元不仅可以过滤组合逻辑电路传播的SET脉冲,而且因逻辑门的电气遮掩效应和电气隔离,可对SET脉冲产生衰减作用,进而减弱到达时序电路的SET脉冲。在45 nm工艺节点下,开展了电路的随机SET故障注入仿真分析。结果表明,与其他加固单元相比,所提出的加固单元的功耗时延积(PDP)尽管平均增加了17.42%,但容忍SET的最大脉冲宽度平均提高了113.65%,且时延平均降低了38.24%。     

集成电路抗辐射加固技术的发展动态

随着芯片集成度的提高,器件加固技术的难度越来越大,加固技术出现激烈竞争。本文扼要介绍几种较好的加固技术的近期发展动态,技术水平以及部分典型加固产品的抗辐射能力。     

一种单粒子翻转机制及其解决方法

针对某款超深亚微米专用集成电路(ASIC)出现的异常单粒子翻转现象,分析了导致异常翻转的机制,针对这种机制提出了2种解决方法,并给出了2种解决方法的适用范围。重离子试验结果表明,采用新方法实现的时序逻辑具备更高的翻转阈值和更低的翻转截面,基于新方法研制的ASIC产品的抗单粒子翻转能力得到显著提高。     

纳米CMOS电路的单粒子瞬态影响因素研究

进入纳米尺度后,单粒子瞬态(SET)成为高能粒子入射VLSI产生的重要效应,准确、可靠的SET模拟对评估VLSI的可靠性有着重要的影响。以反相器为例,针对脉冲峰值和半高全宽两个指标,研究了电路模拟中影响SET的因素,主要有电流脉冲幅值、脉冲宽度、负载电容、环境温度及器件尺寸。通过对45和65 nm两种技术节点下的电路的仿真,研究了这些因素对SET的影响,并探讨了可能的原因。结果显示,这些因素对SET的影响趋势和程度有很大的差异,且器件尺寸越小,这些因素对SET的影响越显著。通过设置合适的参数,可以实现电路的抗辐射加固。     

锗硅异质结双极器件单粒子效应与加固技术研究进展

锗硅异质结双极晶体管(Silicon-Germanium Heterojunction Bipolar Transistors, SiGe HBT)具有高速、高增益、低噪声、易集成等多种优势,广泛应用于高性能模拟与混合信号集成电路。同时,基区能带工程带来的优异低温特性以及良好的抗总剂量、抗位移损伤能力使其拥有巨大的空间极端环境应用潜力。然而,SiGe HBT固有的器件结构使其对单粒子效应极为敏感,并严重制约了SiGe电路综合抗辐射能力的提升。针对上述问题,综述了SiGe HBT单粒子效应及加固技术的研究进展,详细阐述了SiGe HBT单粒子效应的基本原理,分析了影响单粒子效应敏感性的关键因素,并对比了典型加固方法取得的效果,从而为抗辐射SiGe工艺开发和电路设计提供参考。     

65 nm体硅工艺NMOS中单粒子多瞬态效应的研究

针对NMOS场效应晶体管由重离子辐射诱导发生的单粒子多瞬态现象,参考65 nm体硅CMOS的单粒子瞬态效应的试验数据,采用TCAD仿真手段,搭建了65 nm体硅NMOS晶体管的TCAD模型,并进一步对无加固结构、保护环结构、保护漏结构以及保护环加保护漏结构的抗单粒子瞬态效应的机理和能力进行仿真分析。结果表明,NMOS器件的源结和保护环结构的抗单粒子多瞬态效应的效果更加明显。     

复杂数字电路中的单粒子效应建模综述

单粒子效应产生的软错误是影响航天电子系统可靠性的主要因素之一。对其进行建模是研究单粒子效应机理和电路加固技术的有效方法。介绍了深亚微米及以下工艺中影响模型准确性的几种效应机制,包括脉冲展宽机制、电荷共享机制和重汇聚机制等。重点分析了单粒子瞬态、单粒子翻转的产生模型和单粒子瞬态的传播模型。阐述了基于重离子和脉冲激光的模型验证方法。最后,分析了单粒子效应随特征尺寸的变化趋势,并提出了未来单粒子效应建模技术的发展方向。     

双阱CMOS器件单粒子瞬态效应机理研究

介绍了一种65 nm 双阱CMOS工艺设计的六管SRAM单元的抗辐射性能。通过三维有限元数值模拟的方法,分析了SRAM单元的单粒子瞬态效应在NMOS管中的电荷收集过程和瞬态脉冲电流的组成部分,并提出一种高拟合度的临界电荷计算方案。双阱器件共享电荷诱发的寄生双极放大效应对相邻PMOS管的稳定性有着显著的影响,高线性能量传输提高了器件单粒子翻转的敏感性。电学特性表明,全三维器件数值仿真的方法能够有效评估因内建电势突变产生的瞬态脉冲电流。该方法满足器件仿真对精确度的要求。     

SRAM型FPGA单粒子翻转测试及加固技术研究

SRAM型FPGA空间应用日益增多,只有针对其特点设计相应的单粒子试验的测试程序才能系统、准确地获取该类芯片的单粒子翻转特性,为抗辐射加固设计提供依据.阐述了单粒子翻转的静态和动态的测试方法.静态测试包括硬件设计和配置位回读程序的设计;动态测试主要针对CLB(配置逻辑单元)和BRAM(块存储器)两部分进行了相应的软件测...     

RHX36等双极型集成电路抗核加固的一些措施

本文根据RHX36、RHX37等IC的抗核加固器件,以抗中子和γ射线为主,采取提高IC设计余量,使电路增益在较宽的范围内都不致于影响IC的性能。在工艺中,依据不同IC,分别采取pn结和介质隔离,金属膜电阻,浅结扩散和缩小发射区周长等办法,从而使RHX36、RHX37等电路均能承受两次中子辐照(9.47×10~(13)/cm~2和9.65×10~(13)/cm~2)。