基于扇出源的同步时序电路和故障并行故障模拟器

从工程应用的角度出发,同步时序电路故障模拟采用单测试码故障并行的模拟结果更能反映实际情况。因此,尽管已有的研究表明采用测试码并行的故障模拟器的速度更快,但研究快速的故障并行的同步时序电路和故障模拟器仍然非常必要。基与扇出源的同步时序电路故障并行故障模拟器结合了扩展的扇出源故障模拟方法和临界路径追踪算法。对ISCAS89部分电路的实验结果表明,该模拟器性能良好。     

同步时序电路测试生成研究

本文分析了固定故障所反映出的状态变换特征，提出状态变换故障模型。基于无复位时序电路，详细研究了有复位的同步电路测试生成问题及在无复位电路中的应用。最后讨论了故障精简以及启发知识在测试过程中的应用。     

一种将测试集嵌入到Test-per-Clock位流中的方法

集成电路测试方案的关键在于测试向量产生器的设计.传统的测试方法在测试向量生成、测试应用的过程中,没有充分利用测试数据位流来构建测试向量,从而造成了测试时间和存储开销的增加.为了减少测试成本,提出了一种基于test-per-clock模式的内建自测试方法.通过对线性移位测试结构的分析,提出了一种递进式的反复测试生成方法：顺序求解输入位流,逆向精简,多次求解以获得更优值,最终将测试集以较小的代价嵌入到test-per-clock位流中.在测试应用时,只需存储求解后的最小输入流,通过控制线性移位的首位从而生成所需的测试集.实验结果表明,在达到故障覆盖率要求的前提下,能显著地减少测试应用时间和存储面积开销.     

基于混合蛙跳算法的时序电路测试生成

阐述了将混合蛙跳算法应用在时序电路自动测试生成的实现方法和结果;根据时序电路自身的结构特点,构造了测试生成的混合蛙跳表达方式,设计了自动测试生成离散混合蛙跳模型,通过群体中青蛙间的合作和竞争产生的群智能指导快速优化收敛;最后,根据国际标准时序电路进行了验证试验;结果表明,与同类算法相比,该算法获得了较小的测试集和较高的故障覆盖率。     

基于VHDL描述的时序电路测试方法探析

借助软件测试思想。将基应用到行为级描述时序电路测试生成当中。对所生成测试矢量用门级时序电路故障模拟器来反映测试矢量对相应的门级电路故障检测能力。这对复杂的电路故障检测和测试生成提供了一种新的解决问题途径。     

用于k测试的BIST测试向量生成器

检测CMOS电路中的开路故障通常需要使用测试向量对。内建自测试(BIST)作为一种有效的测试技术可以大大降低测试开销。本文采用一种具有规则性、模块化和层叠结构的自动控制单元(CA)，来构造产生测试向量对的BIST模块。实验证明，该方法用于瞬态电流测试是有效的。     

基于确定性测试图形的BIST构建方法

为降低内建自测试(Build-in Self Test,BIST)的测试功耗,提出了一种基于确定性测试图形的内建自测试构建方法:首先采用D算法生成测试所需的测试图形,然后使用粒子群算法对其进行优化,使内建自测试的功耗大幅度降低;文中最后以ISCAS'85Benchmark中的部分电路作为实验对象,并给出了测试图形优化前后的功耗数;实验结果证明该方法能够有效降低内建自测试的测试功耗,并且具有方法简单、无需额外硬件开销的特点.     

基于量子进化算法的时序电路测试生成

本文介绍将量子进化算法应用在时序电路测试生成的研究结果。结合时序电路的特点，本文将量子计算中的量子位和叠加态的概念引入传统的测试生成算法中，建立了时序电路的量子进化算法测试生成模型。在国际标准电路上的验证结果表明，与同类算法相比，该算法模型可获得较高的故障覆盖率和较小的测试矢量集。     

用于k测试的BIST测试向量生成器

检测CMOS电路中的开路故障通常需要使用测试向量对。内建自测试(BIST)作为一种有效的测试技术可以大大降低测试开销。本文采用一种具有规则性、模块化和层叠结构的自动控制单元(CA)，来构造产生测试向量对的BIST模块。实验证明，该方法用于瞬态电流测试是有效的。     

基于扇出源的同步时序电路故障并行故障模拟器

从工程应用的角度出发 ,同步时序电路故障模拟采用单测试码故障并行的模拟结果更能反映实际情况 .因此 ,尽管已有的研究表明采用测试码并行的故障模拟器的速度更快 ,但研究快速的故障并行的同步时序电路故障模拟器仍然非常必要 .基于扇出源的同步时序电路故障并行故障模拟器结合了扩展的扇出源故障模拟方法和临界路径追踪算法 .对 ISCAS89部分电路的实验结果表明 ,该模拟器性能良好     

基于88F6281的高性能嵌入式系统设计

以微处理器88F6281为核心,设计一种基于DDR2存储技术并可挂接硬盘的嵌入式系统平台。针对高频电路对信号完整性的严格要求,从电路原理与印制电路板2个方面设计该平台的主存、硬盘接口、电源等子系统。测试结果表明,该平台具有较高的性能,且稳定可靠,适合对系统性能和存储容量有较高要求的各类嵌入式应用。     

一种低功耗系统芯片的可测试性设计方案

低功耗技术,如多电源多电压和电源关断等的应用,给现代超大规模系统芯片可测试性设计带来诸多问题。为此,采用工业界认可的电子设计自动化工具和常用的测试方法,构建实现可测试性设计的高效平台。基于该平台,提出一种包括扫描链设计、嵌入式存储器内建自测试和边界扫描设计的可测性设计实现方案。实验结果表明,该方案能高效、方便和准确地完成低功耗系统芯片的可测性设计,并成功地在自动测试仪上完成各种测试,组合逻辑和时序逻辑的扫描链测试覆盏率为98.2%。     

MT-6000中的内建自测试设计

MT-6000是一款时分多路复用串行数据总线控制芯片。其特点是高集成度,高容错性以及在恶劣环境下的高可靠性等。芯片设有内建自测试功能来保障其可用性,同时自测试方法简洁,其功能覆盖达80%以上。研究了MT-6000的系统结构,设计了核心部分的内建自测试,包括自测试码产生方法及自测试电路。最后给出了实验分析结果。     

基于ABE-IBS的WSN签名加密方法

在分析基于属性加密体制的基础上,结合椭圆曲线上双线性对的基于身份的签名体制,提出一种基于属性的加密和基于身份的签名一体化方法以及一个无线传感器网络签密方案。通过实验证明该方案具有复杂性及存储要求低等特性,且能够提高无线传感器网络的安全性能。     

LTE系统ARQ重传资源重分配

针对长期演进（LTE）无线链路控制（RLC）层重传协议数据单元（PDU）只允许重分段不允许级联,当媒体接入控制（MAC）层复用模块向RLC层某个业务指示值大于RLC层重传PDU长度时将造成资源的浪费,提出了一种新的复用方案。新方案在获得封装该业务重传PDU需要的资源大小后,指示剩余资源分配给其他业务。这种剩余资源重分配机制中,优先考虑其他重传业务,其次考虑优先级最高的实时业务。对不同复用与调度方法进行仿真,仿真结果表明,新方案有效地提高了资源利用率,大大提高了高优先级的实时业务的吞吐量,明显降低了丢包率。     

基于持久化X-Machine的SaaS测试

分析软件即服务(SaaS)类型软件的特点,在此基础上,提出SaaS系统的持久化X-Machine(DXM)模型,以支持形式化、自动化的SaaS系统测试。以一个客户关系管理(CRM)SaaS系统为实例进行建模,结果证明,DXM模型可以有效地对SaaS系统进行建模并构造测试集。     

P2P网络中基于身份的消息链接密钥隔离加密

针对P2P网络中存在密钥泄露和大量数据加密传输困难的问题,采用密钥隔离机制和消息分组链接加密的方法,提出一种具有消息链接性的基于身份密钥隔离加密方案。在随机预言机模型下给出形式化证明,该方案在双线性Deffie-Hellman假设成立的条件下,满足适应性选择消息攻击不可区分性,且该方案具有非限定时间周期以及随机存取密钥更新的性质。性能分析结果表明,该方案的密文长度仅为基本密钥隔离加密方案的一半,适用于P2P网络中传输大量的加密数据。     

基于FPGA和ARM的多用户测试系统

针对现有异步转移模式测试仪器通用性弱、成本高等局限性,设计基于现场可编程门列阵和嵌入式ARM的多用户测试系统。采用基于Web的监控台,使得用户只要接入网络就能通过Web页面对待测设备进行测试,从而解决专用测试仪表不能多地多人同时测试的问题。测试结果表明,该设计具有体积小、成本低、设计灵活等特点,可以满足专用高速传输和交换设备的测试需求。     

基于FPGA的飞控计算机多路串行通信设计

飞控计算机与外设进行多路串行通信时必须进行串口扩展,但传统的通用异步接发器(UART)扩展接口芯片引脚多、体积大,与其他器件的接口复杂。为此,采用一块现场可编程门阵列芯片,利用verilog HDL编程,设计通用异步收发器单元、数据接收控制器、数据发送控制器、双口随机存取存储器等模块,实现飞控计算机的10路串行通信,减少电路面积和功耗。在ISE9.1i上的仿真结果表明,该设计可实现数据的正确传输。     

CMMB系统中的符号与时钟同步方案

提出一种基于中国移动多媒体广播(CMMB)系统的符号同步与时钟同步方案,其中,CMMB系统是基于正交频分复用(OFDM)实现的。为正确获得CMMB系统中OFDM符号的起始位置,并消除采样时钟偏差对系统的影响,将信标符号与循环前缀相结合,给出基于OFDM的符号同步方案,包括获取与跟踪2个阶段,以解决系统符号同步问题,同时利用OFDM符号中的离散导频对采样时钟频率偏差进行估计,取其均方误差作为验证标准,从而实现系统的时钟同步。仿真结果表明,该方案有效可行。