基于静态指令翻译技术的保护测试单元

现代微处理器中最为重要的一种工作模式为保护模式。对于复杂的保护模式,如果用硬件状态机实现需要花费较大的硬件代价;如果用软件实现则花费的周期数目较多。论文提出了一种采用静态指令翻译技术的保护测试单元来实现保护测试。由于保护测试单元提取了保护测试的共性,可以在一条保护测试指令中完成一次保护测试,因而可以在硬件增加不多的情况下高效率地实现保护测试。文中最后设计了一种保护测试指令的格式和保护测试单元的数据通路,并列举了一段保护测试程序说明了静态指令翻译的使用方法。     

嵌入式Linux研究及其在ARM上的移植

本文以EDB7312为例，讲述了将ARMLinux移植到基于ARM的微处理器的开发板的基本过程．首先介绍了嵌入式Linux的发展情况，并简单说明了如何搭建移植环境，然后重点讨论了ARMLinuX内核的移植过程中需要修改的文件。     

由C到ARM汇编指令及程序优化

随着嵌入式技术的发展,人们对系统的智能化、小型化的要求也越来越高.基于ARM结构的微处理器以其高性能、低功耗、低成本等方面的优势被广泛应用于各种电子产品,特别是一些高端的嵌入式控制应用中(如移动电话、工业控制、网络通信等).ARM公司合作伙伴包括许多世界顶级的半导体公司.可以说,ARM技术几乎无处不在.     

SPARC V8处理器断点调试的设计与实现研究

以一款 SPARC V8处理器为例,分析了处理器分级存储系统中 Cache 和 MMU 对断点调试实现的影响,提出有效的解决办法,并成功应用到该处理器的调试工具中。该方法也适用于其他具有Cache 和 MMU 的处理器断点调试设计。     

通用EPIC微处理器中指令控制流水线的研究与实现

指令控制流水线是在通用EPIC处理器内部专门为指令控制系统设计的一条与执行流水线相互锁步的流水线，用于携带共用信息和全局控制信息．提出了一种在通用EPIC微处理器设计中采用的指令控制流水线技术，介绍了指令控制流水线的具体设计与实现方法．实际应用表明，指令控制流水线技术能够有效降低EPIC微处理器的设计复杂度．     

基于循环的指令高速缓存访问预测方法

为了减少高速缓存访问功耗,提出了一种针对循环的基于历史访问路径的指令高速缓存访问预测方法。该方法以循环作为高速缓存访问路预测行为开启的先决条件,通过指令高速缓存的历史访问路径训练预测器。当循环体再次进入时选择对应的访问路径预测器,获取目标指令高速缓存的路进行访问,降低访问功耗。并进一步提出多路径路预测方法,以得到更高的预测准确率。基于Powerstone测试基准的实验结果表明,该预测方法能达到99%的预测准确率。相比传统的指令高速缓存,使用本方法的高速缓存可平均降低65%的访问功耗,仅增加约0.2%的平均指令高速缓存访问周期。     

指令级并行程序执行模型

提出了一种形式化的指令级并行程序执行模型,ＩＬＰＰＥＭ不仅可以描述程序实际执行过程的行为,也可以描述编译和执行时不确定的时间变化所造成的可行执行过程的行为;同时提出了程序执行的同构概念,并证明了可行程序执行必与一个实际程序执行同构,从而为并行程序编译和验证提供了理论依据。     

基于路访问轨迹的指令高速缓存低功耗策略

现代嵌入式处理器中指令高速缓存的功耗十分显著,对此提出一种基于路访问轨迹的组相联指令高速缓存的低功耗策略,利用改进的指令高速缓存和转移目标缓存建立和维护运行时指令高速缓存的路访问轨迹来减少指令高速缓存命中检测及无关路访问.进一步提出了基于跨行访问前驱指针、转移前驱状态、转移前驱指针及转移目标索引的路访问轨迹信息维护策略用以降低信息重建的频度,从而更有效地利用已建立的路访问轨迹信息.实验结果表明:采用优化后的路访问轨迹策略的指令高速缓存的标志存储器访问和数据存储器访问分别降低到传统指令高速缓存的3.60％和27.70％.     

SPARC体系结构的操作系统仿真器实现方法研究

在CPU的研制阶段通常也要同时进行操作系统的开发,为在新型CPU问世之前运行和调试目标操作系统,就必须开发支持操作系统功能的CPU仿真器。文章针对一种正在研制的基于SPARC体系结构的CPU,提出了操作系统仿真器的两种实现方案,然后对其中一种相对可行的方案进行了深入研究,并总结了开发过程中解决的一些实际问题。     

基于预缓冲机制的低功耗指令Cache

为降低微处理器中片上Cache的能耗,设计一种基于预缓冲机制的指令Cache。通过预缓冲控制部件的预测,使处理器需要的指令尽可能在缓冲区命中,从而避免访问指令Cache所造成的功耗。对7个测试程序的仿真结果表明,预缓冲机制能节省23.23%的处理器功耗,程序执行性能平均提升7.53%。     

ARM微处理器中断响应时间的实验研究

介绍ARM微处理器S3C2440A的中断处理机制,设计一种实验测定中断响应时间的方法,实测了理想状态下S3C2440A的快速中断FIQ和标准中断IRQ的响应时间,并对实验数据进行分析处理,给出实测数据的拟合函数,从而得出以下结论：FIQ与IRQ的中断响应时间基本相等,中断响应时间与CPU的运行时钟无关,只与中断控制器的运行时钟频率呈反比关系,启用高速缓存时的中断响应时间不到禁用高速缓存时的1/3。     

MIPS内存管理单元的设计与实现

设计MIPS32 4kc处理器内存管理单元(MMU),该模块对处理器地址进行合法性检查,并按照不同的地址空间对虚拟地址进行静态或动态映射。在硬件上采用三级流水线方式实现JTLB,并为处理器指令端口和数据端口设计相应的快表以提高TLB的查询速度。MMU与总线接口模块的时序采用简化的AMBA协议,与处理器进行联合调试并运行Linux操作系统,同时在功能上通过FPGA验证。该模块经过DC综合后,面积约为32K等效逻辑门。     

针对ARM指令集的层次分类能耗测量方法

在分析ARM指令集的寻址方式、寄存器个数、指令周期数等特征的基础上,考虑三级流水线对指令集能耗特征的影响,提出一种层次分类能耗测量方法。实验结果验证了该方法的有效性,得出指令集能耗与电流值和指令周期数的乘积呈正比,减少指令周期数能降低指令集能耗,并且3种应用程序用例在仿真平台HMSim的测量值与W90P710实际目标板的能耗值相接近,绝对误差在10%以内。     

基于ARM的模拟量输入模块安全设计

根据IEC61508对可编程逻辑器件功能安全的要求,提出基于ARM的模拟量输入模块的安全设计。介绍该设计使用的诊断技术及其实现方法。该设计使用2块ARM分别用于工作和检测,具有较高的诊断覆盖率,符合IEC61508关于安全完整性的要求,适用于SIL3/SIL4的安全系统。     

基于SRAM和STT-RAM的混合指令Cache设计

随着工艺尺寸减小,传统基于SRAM的片上Cache的漏电流功耗成指数增长,阻碍了片上Cache容量的增加。基于牺牲者Cache的原理,利用SRAM写速度快,STT-RAM的非易失性、高密度、极低漏电流功耗等特性设计了一种基于SRAM和STT-RAM的混合型指令Cache。通过实验证明,该混合型指令Cache与传统基于SRAM的指令Cache相比,在不增加指令Cache面积的情况下,增加了指令Cache容量,并显著提高了指令Cache的命中率。     

基于专用指令集的椭圆曲线密码协处理器

在分析各种椭圆曲线密码(ECC)算法结构特点的基础上,提取不同算法的典型操作,研究算法操作间的并行性,提出两路模乘与两路模加减实现ECC算法的方案。给出一种基于超长指令字结构的专用指令集密码协处理器的设计方案,并进行指令结构的并行化设计。实验结果显示,该设计能够达到ECC运算处理高效性与灵活性的折中。     

基于现场可编程门阵列的RISC处理器设计

基于现场可编程门阵列(FPGA)平台,设计嵌入式精简指令集计算机(RISC)中央处理器(CPU)。参考无内部互锁流水级微处理器(MIPS)指令集制定原则设计CPU指令集,通过分析指令处理过程构建嵌入式CPU的5级流水线,结合数据前推技术和软件编译方法解决流水线相关性问题,并实现CPU的算术逻辑单元、控制单元、指令cache等关键模块设计。验证结果表明,该嵌入式RISC CPU的速度和稳定性均达到设计要求。     

两级链表在交换控制芯片描述符管理中的应用

研究一种利用硬件实现片上存储器管理的方法,针对目前交换机最长至9 728 Byte的超长帧存储问题,在交换控制芯片描述符管理方法的基础上,提出一种两级链表的设计方法,即第一级发送队列链表和第二级缓存标签链表,分别用于维护每个端口的帧优先级次序及每个帧的缓存页地址.仿真实验结果证明,该设计方法能有效地管理描述符,可处理超长帧的交换控制芯片.