针对内核模块访存错误的内存检测方法

分析了Linux 内核模块特点,针对内核模块中二进制指令执行时带来的访存错误,设计了一种针对内核模块的静态检测方法。通过模拟内核模块中指令的执行,并比较访存指令请求与相关内存区域信息,静态检测方法目标是找出代码对内存的非法访问,并对可疑的访存行为发出警告。针对 ARM 处理器平台,给出了静态检测方法的具体实现,并对内核模块中的访存错误就行了检测验证。实验表明,静态检测方法能够有效找出包括地址越界访问、读未初始化内存、访问已释放内存等访存错误,本文的静态检测方法达到了预期的检测效果。     

EBound:一种高效的空间内存错误检测方法

空间内存错误是C语言程序中经常出现的一种漏洞。针对目前空间内存错误检测方法的性能开销高的问题,提出一种高效的空间内存错误检测方法 EBound。EBound使用动态指针边界检测方法检测程序中的空间内存错误,并使用静态污点分析方法来消除不必要的指针边界检查,从而降低了性能开销。EBound基于LLVM编译器实现,不需要对程序源代码进行修改。实验结果表明,EBound可以有效地防御利用空间内存错误进行的缓冲区溢出攻击。与当前比较好的空间内存错误检测方法 Soft Bound相比,EBound有更低的性能开销。     

基于行为协议的构件软件静态测试研究

系统的静态分析能在设计开发阶段发现错误,从而避免了在运行时错误检测技术在系统执行期间带来的负面影响。基于尽可能避免静态错误这一构件测试策略的基本思想提出了一种对构件化软件系统进行静态测试的方法。采用通信模型对数据库服务构件系统进行抽象建模,并结合用于描述构件系统中构件之间交互的形式化方法行为协议,通过对构件系统构件行为协议的一致性验证,从而测试构件交互的正确性。     

基于锁信息的多线程软件原子性错误检测方法

原子性错误是多线程软件开发中常见的并发错误之一。传统的静态分析方法存在误报的可能,动态方法由于利用的信息过少而存在运行效率低下的问题。针对以上问题,设计以动态方法为基础通过计算锁信息,根据锁信息判断是否可能发生原子性错误的方法,据此减少程序的回溯次数和运行时间。通过对一系列开源程序的测试,实验数据证明此方法可以大大提高原子性错误检测的效率。     

微处理器存储管理单元的功能验证方法

在分析存储管理单元(MMU)验证方法的基础上设计一种验证专用操作系统(VPOS)。采用静态存储管理、静态用例调度和伪中断处理等技术,为编写可执行、可控制的MMU测试程序提供了软件平台。验证表明,基于VPOS的仿真能在早期的软仿真阶段覆盖94%的MMU设计错误,在FPGA验证中覆盖剩余的错误,保证了移植通用操作系统一次成功。     

基于C源码的脆弱性检测技术研究

本文首先介绍了C语言常见的几种脆弱性,接着介绍并比较了几种静态检测脆弱性的方法和工具,然后分析了静态分析优缺点并与其他的分析方法作了比较。     

基于SUIF2的静态死锁检测方法研究

死锁是并发程序中常见的错误之一,且由于并发程序运行的不确定性使得死锁难以检测。针对该问题,通过对C多线程程序死锁的分析,提出了一种基于SUIF2的静态死锁检测方法,设计了基于SUIF2的C多线程程序静态死锁检测的框架结构和锁集分析算法。最后通过一个实例说明了该检测方法的有效性。     

POF表项指令和动作的合法性检测

POF协议是SDN的一种南向接口协议,相较于经典的OpenFlow协议具有协议无关、灵活性强的特点。在关于POF协议的最近研究中,学者们为POF增加了比较和跳转等动作和指令,使得每个表项可以实现的功能更为强大。但指令数量和功能的增加也为软件交换机对于表项指令和动作的解释执行过程带来了更大的不稳定性。本文旨在通过对表项的静态检查提前发现使得软件交换机崩溃的情形,从而提高系统的鲁棒性。首先分析POF表项动作和指令的特点,并设计检测方案的架构;接着提出基于控制流图的检测算法,用于发现表项中的指令错误、不可达指令和循环块;进一步地,针对出现的循环块,提出一种基于强连通分量的检测算法,用于判断循环块的合法性。在POF交换机上的实验表明,本文所述方案可以准确检测出常见的表项错误,为软件交换机的可靠性提供保证。同时,不同于通常的检测程序,本文的检测方案在设计时着重考虑检测效率,整体检测方案具有线性复杂度,可以实现对流表表项的实时检测。     

基于行为协议的构件软件静态测试研究

系统的静态分析能在设计开发阶段发现错误,从而避免了在运行时错误检测技术在系统执行期间带来的负面影响.基于尽可能避免静态错误这一构件测试策略的基本思想提出了一种对构件化软件系统进行静态测试的方法.采用通信模型对数据库服务构件系统进行抽象建模,并结合用于描述构件系统中构件之间交互的形式化方法行为协议,通过对构件系统构件行为协议的一致性验证,从而测试构件交互的正确性.     

一种基于CIL静态分析的C#程序缺陷检测方法

通过静态检测发现源程序中的潜在缺陷,可以帮助程序员在软件发布之前发现并修补程序缺陷,提高软件的安全性。提出一种通过静态分析CIL代码来检测C#程序代码缺陷的方法。采用改进的深度优先搜索算法遍历目标程序的控制流程图,结合历史状态缓存机制,能够大幅度提高检测效率;另外,为便于实施别名分析,还提出一种基于内存区域的变量表示方法。基于所述分析方法,开发了一个C#源代码缺陷静态检测系统,并对实际开源项目进行了检测。实验结果表明,本系统能够高效、准确地检测C#程序中常见类型的缺陷。     

面向专用指令集处理器设计的软硬件协同验证

为提高专用指令集处理器设计中的验证效率和覆盖率,将专用指令集处理器的寄存器传输级设计验证与汇编器、指令集模拟器等软件开发工具的测试相结合,提出一种软硬件协同验证方法。该方法按照覆盖率要求由软件自动产生测试程序和数据,将利用汇编器产生的机器指令输入到指令集模拟器和硬件仿真工具分别进行软硬件仿真,通过软硬件仿真结果自动比对得出联合验证结果。实践证明,该方法能够有效提高验证效率和覆盖率,缩短验证周期。     

A top-down methodology for microprocessor validation

A major challenge in today's functional verification is the lack of a formal specification with which to compare the RTL model. We propose a novel top-down verification approach that allows specification of a design above the RTL. From this specification, it is possible to automatically generate assertion models and RTL reference models. We also demonstrate that symbolic simulation and equivalence checking can be applied to verify an RTL design against its specification.     

Applied Boolean equivalence verification and RTL static sign-off

The author explores applying formal Boolean equivalence verification to the RTL design flow, and introduces an effective equivalence-checking usage model that ensures optimal benefits in an RTL static sign-off methodology     

应用吴方法进行高层次定界模型检验

以吴方法为理论基础,提出一种针对高层次设计验证的定界模型检验方法.通过使用多项式等式建模高层次设计和待验证性质,将定界模型检验问题转化为定理证明问题,并用吴方法有效地解决该定理证明问题.实验结果表明,与基于布尔SAT、基于LP的RTL SAT以及基于非线性求解器的性质检验方法相比,该方法在时间消耗上具有相当大的优势.     

面向soc芯片的跨时钟域设计和验证

随着高性能、低功耗芯片的发展,多时钟域和跨时钟域(Clock Domain Crossing, CDC)设计越来越多,CDC设计和验证越来越重要。阐述了5种常用的同步器设计模板。验证方法提出了层次化的验证流程:结构化检查,基于断言的验证(assertion-based verification, ABV),对关键模块进行形式化验证。CI)C设计应用于研发的一款65nm工艺SOC芯片(最高主频1GHz,10个时钟域设计、多种工作模式),该芯片已流片回来。经测试,芯片的功能正确,说明设计和验证方法是完备的。     

通用CPU设计验证中的等价性检验方法

针对传统的模拟验证方法需要大量的时间且难以获得完全的覆盖率的局限性,提出了目前应用最广泛的一种形式验证方法——等价性检验在一款通用CPU设计验证中的应用方案,包括寄存器传输级(RTL)设计与门级网表、门级网表与门级网表、RTL设计与RTL设计之间的功能等价性验证．此外,给出了验证过程中一些常见问题的解决办法．验证结果表明了该方法的可行性,显著地减少了门级模拟的时间．     

一种SOC原型机的建立与IP模块验证

SOC（System On Chip）将原来分立器件实现的CPUs、DSPs和存储器等模块整合在一个单芯片内,这种设计方法使得外围的IP模块的复用变得非常重要.而复用的IP模块必须嵌入到SOC中进行系统验证后才能使用,系统功能验证通常使用原型机的验证方法.该文论述了汉芯SOC的FPGA原型机验证环境的实现方法,以及如何使用串口建立起PC机与原型机的通讯.原型机验证中的一个普遍问题是ASIC设计代码不能直接映射到FPGA,否则会造成FPGA实现的硬件效率低,甚至时序不能满足从而导致验证失败,该文以门控时钟为例,对这种代码的转换提出一种可行的方法,并对转换前后的性能做了对比.最后,以一个常用的IP模块为例,对复用IP模块的系统原型机实时验证进行技术研究与探讨.     

Integrated static code analysis and runtime verification

Static code analysis tools automatically generate alerts for potential software faults that can lead to failures. However, these tools usually generate a very large number of alerts, some of which are subject to false positives. Because of limited resources, it is usually hard to inspect all the alerts. As a complementary approach, runtime verification techniques verify dynamic system behavior with respect to a set of specifications. However, these specifications are usually created manually based on system requirements and constraints. In this paper, we introduce a noval approach and a toolchain for integrated static code analysis and runtime verification. Alerts that are generated by static code analysis tools are utilized for automatically generating runtime verification specifications. On the other hand, runtime verification results are used for automatically generating filters for static code analysis tools to eliminate false positives. The approach is illustrated for the static analysis and runtime verification of an open‐source bibliography reference manager software. Copyright © 2014 John Wiley & Sons, Ltd.