基于0.18μm SiGe BiCMOS工艺的60GHz VCO分析与设计

采用0.18 μm SiGe BiCMOS工艺,设计了一个60GHz的交叉耦合差分压控振荡器(VCO).通过分析传输线的性能,用λ/ 4短路传输线构造谐振回路.在分析VCO相位噪声的基础上,采用噪声滤波技术提高VCO的相位噪声性能.该VCO的工作电压为2.2V,偏置电流为11mA,频率调谐范围为58.377GHz～60.365GHz.当振荡频率为60.365GHz时,1MHz和10MHz频偏处的相位噪声分别为-79.1dBc/ Hz和-99.77dBc/ Hz.     

低抖动锁相环中压控振荡器的设计

压控振荡器(VC0)作为PLL系统中的关键模块,其相位噪声对PLL相位噪声和抖动产生决定性影响.在对PLl系统噪声及VCO相位噪声分析的基础上,基于CSMC 0.5μm CMOS工艺,设计了一款低相位噪声两级差分环形VCO.Spectre RF仿真结果表明,VCO频率调谐范围为524 MHz～1.1 GHZ,增益最大值Kvco为-636.7 MHz/V,900 MHz下VCO相位噪声为-116.2dBc/Hz@1 MHz,功耗为21.2 mW.系统仿真结果表明,VCO相位噪声对PLL抖动的贡献小于1 ps.     

2.5 GHz低相位噪声LC压控振荡器

在0.35 μm SiGe BiCMOS工艺条件下,设计了一个全集成的低相位噪声LC压控振荡器(VCO).该VCO采用尾电阻结构替代传统的尾电流源结构实现电流控制,以减小尾电流源产生的噪声.该VCO的调谐范围为480 MHz,可以覆盖2.32～2.8 GHz.当振荡频率为2.5 GHz时,100 kHz和1 MHz频偏处的相位噪声分别为-104.3 dBc/Hz和-124.3 dBc/Hz.振荡器工作电压为5 V,尾电流为5 mA.工作在2.5 GHz时,其100 kHz频偏处的性能系数为-178 dBc/Hz.     

一种高性能全差分双环路VCO的设计

设计了一种基于SMIC 0.18μm RF 1P6MCMOS工艺的高性能全差分环形压控振荡器(ring-VCO),采用双环连接方式,并运用交叉耦合正反馈来提高性能。在1.8V电源电压下对电路进行仿真,结果表明:1)中心频率为500MHz的环形VCO频率调谐范围为341～658MHz,增益最大值Kvco为-278.8MHz/V,谐振在500MHz下VCO的相位噪声为-104dBc/Hz@1MHz,功耗为22mW;2)中心频率为2.5GHz的环形VCO频率调谐范围为2.27～2.79GHz,增益最大值Kvco为-514.6MHz/V,谐振在2.5GHz下VCO的相位噪声为-98dBc/Hz@1MHz,功耗为32mW。该VCO适用于低压电路、高精度锁相环等。     

双耦合跨导增强型低功耗压控振荡器

设计了一种工作于Ku波段和Ka波段的新型电容电感压控振荡器(LC VCO),具有低功耗和低相位噪声的优点。Ku波段的信号由交叉耦合LC VCO产生,在此基础上利用PMOS push-push倍频器结构,将信号频率由Ku波段扩展到Ka波段。采用互补型交叉耦合对结构,通过电流复用技术,提高信号的输出摆幅。同时该结构通过电容分裂技术和栅极漏极阻抗平衡技术,降低了功耗和相位噪声。该双频段VCO芯片基于0.13μm CMOS工艺实现,尺寸为0.88 mm×0.64 mm。测试结果表明,在1.25 V电源电压下,该VCO的功耗为2.25 mW。14.53 GHz时,该VCO在偏移中心频率1 MHz和10 MHz处的输出相位噪声分别为-115.3 dBc/Hz和-134.8 dBc/Hz, 29.08 GHz时的输出相位噪声分别为-109.67 dBc/Hz和-129.23 dBc/Hz。     

一款集成VCO宽带频率合成器

采用0.35 μm SiGe BiCMOS工艺设计了一款集成压控振荡器(VCO)宽带频率合成器.该锁相环(PLL)型频率合成器主要包括集成VCO、鉴频鉴相器、可编程电荷泵、小数分频器等模块.其中集成VCO采用3个独立的宽带VCO完成对频率的覆盖;鉴频鉴相器采用动态逻辑结构;小数分频器中∑-△调制器模数可编程,可以精确调制多种分频值.测试结果表明,在电源电压3.3V、工作温度-40～85℃的条件下,该芯片输出频率为137.5～4400 MHz,频偏100 kHz处的相位噪声为-104 dBc/Hz,频偏1 MHz处的相位噪声为-131 dBc/Hz,归一化本底噪声为-215 dBc/Hz.芯片面积为3.8 mm×4 mm.该频率合成器能为通信系统提供低相位噪声或低抖动的时钟信号,具有广阔的应用前景.     

用于微处理器时钟同步PLL的VCO设计

研究了一种用于微处理器时钟同步PLL的高带宽低噪声的压控振荡器(VCO),该VCO采用了交叉耦合的电流饥饿型环形振荡器,通过改善其控制电压变换电路,大大拓宽了压控增益的线性范围,消除了振荡器对控制电压的影响,降低了输出时钟的相位噪声.基于CSMC 3.3 V 0.35 μm CMOS工艺的仿真结果表明,取延迟单元沟道长度为1 μm、中心频率为365 MHz时,压控增益为300 MHz/V,其线性区覆盖范围是30～700 MHz,在偏离中心频率600 kHz处的相位噪声为-95 dB/Hz,低频1/f噪声在-20 dB/Hz以下.该VCO可以通过适当减小延迟单元沟道长度来拓宽压控增益线性范围.     

GPS射频接收芯片中低功耗压控振荡器的设计

设计了一种应用于GPS射频接收芯片的低功耗环形压控振荡器.环路由5级差分结构的放大器构成.芯片采用TSMC 0.18 μm CMOS工艺,核心电路面积0.25 mm×0.05 mm.测试结果表明,采用1.75 V电源电压供电时,电路的功耗约为9.2 mW,振荡器中心工作频率为62 MHz,相位噪声为-89.39 dBc/Hz @ 1 MHz,该VCO可应用于锁相环和频率合成器中.     

一个6GHz宽带低相位噪声CMOS LC VCO

用SMIC 0.13 μm CMOS工艺实现了一个低相位噪声的6 GHz压控振荡器(VCO).在对其相位噪声分析的基础上,通过改进和优化传统的调谐单元和噪声滤波电路以及加入源极负反馈电阻实现了一个宽带、低增益、低相位噪声VCO.测试结果显示,在中心频率频偏1 MHz处的相位噪声为-119 dBc/Hz,频率调谐范围为6...     

UHF RFID读写器中低噪声宽带VCO的设计

基于0.18μm CMOS工艺,设计了一款可用于UHF RFID读写器的低相位噪声、宽带的压控振荡器(VCO)。使用全集成、低输出噪声和高电源抑制比(PSRR)的低压差线性稳压器(LDO)为VCO供电;采用4bit电阻偏置型开关电容阵列拓宽了频带,减少了寄生二极管引入的损耗,有效提升了VCO的相位噪声性能。测试结果表明:LDO输出2.5V电压的条件下,整个电路消耗电流为4.8mA时,压控振荡器的输出频率可在3.12GHz至4.21GHz(增幅30.5%)的范围内变化。在载波3.6GHz频偏200kHz和1 MHz时相位噪声分别为:-109.9dBc/Hz和-129dBc/Hz。     

基于TA31136的电台接收模块的设计

给出了一种接收频率为162.025 MHz的无线通信接收机模块的设计方案。该模块采用超外差式结构并使用TA31136中频解调芯片作为第二中频检测器来实现无线接收模块的硬件设计。文中给出了TA31136的引脚功能和以其为核心的接收机电路。     

宽范围快锁定CMOS电荷泵锁相环的设计

通过研究分析电荷泵锁相环的电路结构,给出了一种应用于超高速ADC的电荷泵锁相环的设计方法。该方法采用动态PFD（鉴频鉴相器）结构和CSA（Current Steer Amplifier）构架的压控振荡器（VCO）结构。在基于3．3V、0．35μm标准工艺在Cadence环境下的仿真结果表明,其VCO的输出频率范围为35MHz～1．3GHz,电荷泵锁相环的功耗为32．68mw,锁定时间仅为2．2μs。     

用于以太网物理层时钟同步PLL的VCO设计

研究了一种基于以太网物理层时钟同步的高带宽低噪声压控振荡器（VCO）,该VCO采用交叉耦合的电流饥饿型环形振荡器,通过级联11级环路电路和改善其控制电压变换电路,优化了VCO的输出频率范围以及降低了输出时钟的相位噪声,完全满足以太网物理层芯片时钟电路的性能指标。基于TSMC3．3V0．25μmCMOS工艺的仿真结果表明,中心频率为250MHz时,压控增益为300MHz／V,其线性区覆盖范围是60～480MHz,在偏离中心频率600kHz处的相位噪声为-108dBc。     

一种便携式无线收发信机的低噪声频率源设计

文中介绍了一种基于锁相环的低功耗、低成本、高性能、小体积,适用于无线收发信机的频率源的设计,重点分析了优化的环路带宽设计、环路滤波器、VCO(压控振荡器)的设计以及参考晶振的选取,提出了降低锁相环频率源噪声的方法,并根据此方法设计的频率源在实际应用中取得了良好的效果。     

两个新颖的VCO电路

本文介绍两个实用的VCO电路。第一个VCO由运算放大器、乘法器和RC网络构成;第二个VCO是第一个VCO的改进。文中给出了实验结果。     

单片集成的高频宽带LC VCO设计

设计了一款1.9~4.3 GHz的单片集成宽带VCO。采用三个低相位噪声LC VCO在频率上互相重叠的架构实现高频宽带特性,VCO内部集成中间抽头的差分电感。电路制造采用0.35μm SiGe BiCMOS工艺技术,VCO的工作频率达1.9~4.3 GHz,单元功耗仅为4 mA。在工作频率为2.46 GHz处,经过÷2分频器输出的相位噪声实测值为-97 dBc/Hz(100 kHz频偏下)。     

SoC-PLL设计要求的权衡

根据应用的要求,决定是采用LC形PLL还是环型PLL。PLL(锁相环)是SoC(系统单芯片)中常见的模拟电路。几乎所有时钟速率高于30 MHz的SoC都会用一只PLL作频率合成。不过,世上并不存在一种"万能"的PLL。各种器件都有其频率、功率、面积、性能和功能范围。采用100nm或更小工艺     

基于System View仿真的数字频率合成器

介绍了频率合成的原理，常用几种频率合成技术及其优缺点。选择最常用的数字频率合成技术检验其合成频率的效果，在动态系统仿真软件SystemView环境下设计构建了一个数字频率合成器．并对其进行仿真分析，仿真结果表明，在滤波器带宽和VCO的载波最大变化范围内，可产生多个频率稳定的输出信号，达到设计要求。     

自调谐VCO频段选择技术比较与设计

系统分析了自调谐的必要性和各种具有频段选择功能的LC VCO(电感电容压控振荡器)的特点,设计了一种可以应用于自调谐的LC VCO结构.该压控振荡器用5层金属0.25 μ m的标准CMOS工艺制造完成,测试结果表明,该压控振荡器在电源电压为2.7V时的功耗约为14mW,它具有约1 80MHz的调谐范围,在振荡中心频率为1.52GHz时的单边带相位噪声为-110dBc/Hz@1MHz.     

一种新颖的VCO电路

本文介绍了一种采用以四象限模拟乘法器作基本元件,并使用AGC环的新颖VCO电路.