QPSK中频全数字解调器的研究与FPGA实现

基于QPSK调制方式的高效率、低误码率、频谱性能好等特点,本文采用可编程逻辑器件CycloneⅡEP2C70F896C6N成功地实现了QPSK全数字解调的电路的设计。分别在MATLAB软件和Quartus Ⅱ9.0软件中进行了解调器中的核心模块的设计和仿真,同时在各个模块仿真成功的情况下,对整体电路进行了仿真。输入端的信号都为20MHz的中频已调信号,最后准确解调出基带信号。通过比较Quartus II仿真结果和MATLAB仿真结果,解调出来的结果是一致的,这也说明了所设计的解调模块是正确的。在信噪比为10dB时,误码率达到10-3,显然电路的设计能够达到要求的性能指标。     

过零脉宽检测QPSK全数字解调器同步电路的设计

设计了一种用于过零脉宽检测QPSK全数字解调器的同步电路,利用动态增减计数脉冲同步法实现了其功能,避免了相干检测QPSK全数字同步电路中的复杂电路,如锁相环,乘法器等的使用.该电路采用FPGA器件为硬件载体,借助VHDL语言实现其主要功能,原理清晰,易于实现,稳定可靠,性价比高,真正实现了QPSK的全数字同步,具有较高的使用价值和市场潜力.     

基于FPGA的QPSK高速解调器的设计与实现

根据无人机系统对数据链路的高速率、低误码的需求,分析比较了QPSK数字中频解调与零中频解调2种方案。针对本系统的特点,采用FPGA及DSP设计实现了一种高速QPSK数字零中频解调器,同时简要分析了高速数字解调器的工作原理,并介绍了高速解调器的硬件与软件实现。     

QPSK数字解调与FPGA的实现

软件无线电接收机,要求解调模式灵活可变,需设计一个基本的IQ正交解调模型,通过参数设置来改变解调模式。介绍一种四相相移键控（QPSK）的数字解调方案,以现场可编程门阵列（FPGA）来实现NCO、DDS、数字相乘、FIR滤波等关键算法。通过原理设计、Simulink系统仿真、VerilogHDL语言编程和FPGA实现,完成了QPSK数字解调器的电路设计,通过仿真并下载试验,得到了良好的解调质量。     

中频采样QPSK解调的FPGA设计与实现

中频采样QPSK解调是一个比较成熟和稳定的技术,它克服了基带采样所带来的一些模拟因素。从中频采样出发,介绍了中频采样理论以及QPSK解调的组成和实现框图,同时也对2种采样方式进行了性能比较。中频采样也有利于设备的小型化和产品化。     

基于FPGA的全数字相干解调器的实现

相干解调方案的抗噪能力和误码性能优良,广泛用于全数字接收机中.载波同步和位同步是其中的关键技术,直接影响到解调性能.本文以QPSK信号为例,用修正科斯塔斯环实现载波同步,用基于数字内插和Gardner算法的锁相环结构恢复定时时钟,并从工程应用的角度论述了相干解调器的硬件设计要点.最后在低成本FPGA芯片上验证了设计的可行性和正确性,该解调器抗噪性能良好,高速且实时,具有很大的工程参考价值.     

数字中频正交解调器及其FPGA实现

本文介绍了数字中频正交解调的基本原理,提出了一种适用于宽带通信系统的数字中频解调实现方案,结合具体实例构建了一个通用硬件平台,并在这个通用硬件平台上通过调用不同的软件实现多种传输速率、多种调制方式的解调功能,该方案可广泛应用于数字化多频段多模式电台(MBMMR)、宽带CDMA、软件无线电等通信系统中。     

一种基于DDS的QPSK调制器及其FPGA实现

根据现代通信系统设计全数字化的发展趋势和FPGA的广泛应用,提出了一种基于DDS技术、以FPGA为硬件载体的全数字QPSK调制器实现方案,并通过软件仿真和硬件测试验证了该方案的正确性和可行性.     

基于FPGA的全数字低中频QPSK调制解调器实现

本文给出了一种基于FPGA的全数字低中频四相相移键控(QPSK)调制解调器实现方案，通过硬件实现证明了本方案的可行性。     

基于FPGA的北斗QPSK调制实现与解调验证

为研制北斗卫星导航模拟信号源,设计实现了北斗QPSK信号调制器。文中在分析了北斗卫星导航系统B1频段信号的正交相移键控调制信号的基础上,基于软件无线电的思想,在FPGA 硬件平台上实现了QPSK信号调制器,通过功率谱测试,QPSK解调和简单串口信息传输,验证了调制解调硬件单元的正确性。     

基于DVB-S标准的低信噪比数字解调器

提出了一种基于DVB-S标准的全数字QPSK解调模块,阐述了数字解调模块的频率恢复与相位跟踪两个主要环路的算法与实现,并针对抗噪声要求提出了自主设计的频率矫正器,实验结论表明整个设计可正常工作在满足DVB-S标准要求的噪声环境中.     

QPSK调制器的FPGA设计与实现

首先介绍QPSK调制的基本原理,提出了一种基于FPGA的全数字QPSK调制方案。本文重点介绍了QPSK数字调制系统各个子模块的设计思路和流程,并对QuartusⅡ软件进行简单介绍,通过QuartusII软件对各子模块和顶层文件进行综合和仿真,最后在基于stratixⅡ系列芯片EP2S30F672C5的PCB板上证验了本设计的正确性和可行性。     

基于商业零中频芯片的BPSK/QPSK解调器设计

提出基于商业零中频芯片MAX2837的BPSK/QPSK解调器设计,详细分析了零中频芯片MAX2837的特性、AGC环路、载波同步及位同步环路的设计.工程实测结果表明:该系统在误比特率为10-5时,解调损耗约2.5 dB,完成系统设计要求;该系统集成度高、体积小、重量轻、成本低.     

基于多相滤波的正交采样零中频数字化接收及QPSK高速解调的FPGA实现

针对高速率QPSK数据传输链系统,比较分析了数字中频接收与零中频接收的优、缺点,并提出了一种基于多相滤波的宽带中频正交采样数字零中频接收方案。基于FPGA对此数字零中频正交变换方案进行了实现和验证,同时,对一种全数字零中频QPSK信号的高速解调算法及其FPGA硬件实现进行了介绍。     

QPSK载波同步算法研究及FPGA实现

研究了基于工程应用的四相松尾环实现QPSK载波恢复算法、并分析了噪声对该算法的影响及该算法在FPGA上的实现。通过对锁相环分析,详细介绍了松尾环和环路滤波器的工作原理,并分别给出了System Generator的实现方法。实验结果表明使用松尾环能够在小信噪比情况下很好的实现载波同步,并且该种算法还能很容易的推广到MPSK载波恢复环路中。