一种低延迟的3维高效视频编码中深度建模模式编码器

为了更好地对3D视频中深度图进行编码,该文将3维高效视频编码(3D-HEVC)标准新引入了深度建模模式(DMMs),新模式在提高了编码质量的同时改进了原有算法的复杂度。在设计DMM-1编码器电路时,传统架构电路的编码周期均较长,只能满足较低分辨率和帧率的视频实时编码要求。为了进一步提高3D-HEVC中DMM-1编码器的性能,该文对DMM-1算法架构进行了研究,针对其中楔形块评估无数据相关性的特点,提出了一种5级流水线架构的DMM-1编码器硬件电路,以期能够降低一个深度块编码所需的编码周期,并使用Verilog HDL进行实现。实验表明：该架构与Sanchez等人(2017年)的工作相比,以电路门数增加约1568门为代价,可减少至少52.3%的编码周期。     

基于FPGA的LDPC编码设计

针对低密度奇偶校验码(简称LDPC码)的直接编码运算量较大、复杂度高,根据Richardson和Urbanke(RU)建议的编码方案,介绍一种适于在FPGA上实现,利用有效校验矩阵来降低编码复杂度的LDPC编码方案,给出了编码器设计实现的原理和编码器的结构和基本组成.在Quartus Ⅱ 7.2软件平台上采用基于FPGA的VHDL语言实现了有效的编码过程.结果表明:此方案在保证高效可靠传输的同时降低了实现的复杂度.这种编码方案可灵活应用于不同的校验矩阵H,码长和码率的系统中.     

高效低功耗低并行度LDPC编码方法

低密度奇偶校验码(LDPC)是最接近香农极限的纠错码之一,具有优良的性能且被国际通信标准组织广泛采纳为信道编码。CCSDS推荐使用LDPC码作为近地空间和深空探测的信道编码方案。该文提出高效,低功耗,低并行度的LDPC编码方法。该方法通过采用插0和改变循环矩阵的结构实现了对CCSDS标准中推荐的校验矩阵子矩阵大小为奇数的LDPC码的低并行度编码。通过分析编码过程,提出了只对输入信息中的1有效信息位进行编码的方案,减少了编码中移位寄存器的移位次数,大幅度地降低了编码器功耗。文中采用FPGA实现了(8176, 7154)78LDPC码的编码器,结果显示在硬件开销略有增加的情况下,编码功耗大幅度下降,编码速率接近低并行度编码方案。     

适合光纤通信的一种准循环LDPC编码器的实现

针对光纤通信系统中对传输速率和误码率要求的不断提高,研究了一种具有特殊结构的、适合光纤通信中高速率实现的低密度奇偶校验码(LDPC)。仿真结果表明,该LDPC码与RS(255,239)编码方式相比,可以获得约2dB的编码增益。同时,针对该LDPC码的准循环结构,该编码器结构可以有效地降低编码复杂度,并在编码实现方面采用流水线并行结构保证编码的实时性。该编码器结构已在现场可编程门阵列(FPGA)上得到了验证。实验结果表明,采用Stratix GX片内集成的高速发送端口,在单片FPGA上完成了整个编码系统的设计,该编码系统可以2.4Gbps的编码速率稳定工作。     

用FPGA实现DVB标准中的卷积交织

卷积编码是数字传送前向纠错编码中用来解决突发性干扰的有效手段。本文介绍了用FPGA(现场可编程门阵列)器件实现卷积交织编码器,分析了其基本原理和实现过程。     

一种使用纠错技术的8B/10B编码器设计

针对目前高速通信中对高速率和低误码率的要求,本文设计并实现了一种具有纠错功能的8B/10B新型算法结构,输入数据先经过(7,4)BCH编码电路进行编码后再送入8B/10B编码器中进行编码,8B/10B编码电路采用数据码组和特殊码组并行编码结构实现。编码器通过Cadence的NCVerilog进行功能验证,完成电路仿真与实现。仿真结果表明,该电路可以正确实现8B/10B编码并具有纠正一位错码的能力。通过Synopsys的Design Compiler工具在SMIC 65nm工艺下进行综合,该编码器可达到在1GHz工作频率下占用逻辑资源面积为344μm2,具有运行速度快、占用逻辑资源小、误码率低的特点。     

小波图像的膨胀-游程编码算法

提出了一种基于形态膨胀运算和游程编码的新型小波编码器膨胀-游程(Dilation-Run)算法。编码器根据图像小波变换后重要系数的带内聚类特性和重要系数分布的带间相似性,利用数学形态学中的膨胀运算搜索并编码各聚类中的重要系数;同时使用一种高效的游程编码技术对各聚类的种子系数,即膨胀运算起始点的位置进行编码,从而避免了小波图像中非重要系数的逐个编码。编码器算法简单,并且基于位平面实现,因此输出码流具有渐进性。实验结果表明,膨胀-游程算法的性能优于零树小波编码器SPIHT,并能与两种形态学小波编码器MRWD 和SLCCA的性能媲美。对于聚类特性显著的图像,算法的性能则优于上述形态学小波编码器。     

H.263实时编码器的优化

编码器的优化是实时高效实现信源编码的关键。文章针对H.263建议的实现提出H.263编码器的几种优化方法,并对结果进行了分析。     

一种基于MATLAB的Turbo码编码仿真实现

介绍了CDMA2000系统中Turbo码的编码原理和通过MATLAB实现编码仿真的关键元件和技术-交织器、抽样器以及交织器的实现过程，仿真结果表明,可以用数据输出长度来衡量编码器的有效性。     

JPEG2000中高速Tier1编码器的VLSI设计

提出并实现了一种用于JPEG2000编码芯片中高速Tier1编码器的并行流水结构。该编码器采用了双位平面并行编码、通道扫描的流水控制、状态变量实时产生电路以及列内并行上下文生成等技术,实现了一种0状态存储器的多并行流水位平面编码器;并行同步流水的多记号输入算术编码器以及不定算术编码周期下的多输入同步读取电路,使算术编码速度平均为1.3上下文编码记号对/时钟;对算术编码产生的压缩码流存储呈高效的宏流水线结构。该编码器在100MHz工作时钟下,最高编码速度为85M小波系数/s。用SMIC0.25μm工艺库综合时,门电路为6.3万门,片上存储器为26kb(码块大小32×32),关键路径为5.2ns。     

高速RS编码算法及FPGA实现

本文在分析RS编码原理的基础上,分析了多种RS编码器的实现方式及编码算法,主要研究了高速RS编码器的组成、结构与FPGA实现,设计并实现了符合DVB- C标准( 2 0 4 ,1 88) RS码编码器,给出了仿真结果,该设计结果在大容量通信系统中得到验证     

Turbo乘积码编码器的FPGA设计与实现

Turbo乘积码(Turbo Product Codes)是一种先进的前向纠错(FEC,Forward Error Correction)信道编码,纠错性能好,编码效率高,同时由于其编码构造采用了线性分组码,所以译码方法简单,实现复杂度低。本文对Turbo乘积码编码技术进行了研究,给出了编码器的FPGA设计实现方案,该编码器的设计在Xilinx公司Virtex-II系列的FPGA平台上进行了实验验证。实验结果表明,本设计的编码器满足预期指标要求。     

基于C64x DSP的MPEG-4视频编码器算法设计及优化

本文介绍了在TI C64x DSP平台上实现MPEG-4 Simple Profile视频编码器的算法设计与优化方法。算法上,重点对运动估计进行了改进及优化,在图像质量(PSNR)损失较小的情况下,大大降低了计算复杂度。根据C64x DSP的特性,对整个编码器的程序结构和主要计算模块进行结构级的优化,主要包括增强存储器访问效率及提高代码并行性。实验结果表明,对CIF大小的视频序列,该编码器具有100fps以上的编码速度,可以在C64x DSP上实现多路视频编码。     

改进的符合EV-VBR标准的嵌入式宽带语音编码器

基于国际电信联盟标准化组织(ITU-T)嵌入式变比特率(EV-VBR)编码标准提案,在本实验室开发的候选编码器基础上提出了一套改进的嵌入式变速率宽带语音编码方法.本算法在前2层使用代数码激励线性预测(ACELP)编码,增加计算量化了中间子帧谱参数,设计实现了三脉冲深度优先树搜索算法;在后3个编码层,本算法使用累积频域系数矢量的方式重新构建了嵌入式变换域编码(TCX).此外,改进编码器还实现了语音激活检测(VAD)和非连续传输(DTX)功能.相关测试表明,改进编码器较原编码器,语音质量有明显改善,编码复杂度显著降低,编解码质量和效率与最新的G718标准接近,并保持了低延迟的优点.     

BSAC音频编码器在TI DaVinci平台上的实现

BSAC音频编码标准是地面数字多媒体广播(T-DMB)中的关键技术,因此研究BSAC编码器在嵌入式系统上的实现具有很高的应用价值。将优化后的BSAC编码器按TI公司的xDM标准封装为DSP的音频编码组件,并编写了ARM端的多线程应用程序调用BSAC编码器,实现了BSAC编码器在TI公司TMS320DM6446平台上的移植。测试表明,BSAC编码器性能稳定,能够满足音频编码的实时要求。     

基于反熔丝FPGA的LDPC编码器设计

为提高在复杂空间环境下卫星数据下行传输的可靠性,研究了LDPC编码器在反熔丝FPGA的设计实现方法。比较了反熔丝FPGA相对于其它载体的优缺点,介绍了CCSDS推荐7/8码率LDPC码的编码算法,给出了编码器工作原理、实现框图和核心编码电路,仿真和测试结果证明了编码器设计的有效性。     

IEEE 802.16d中卷积Turbo码编码器的FPGA实现

本文研究了卷积Turbo码的编码结构,探讨了编码器实现过程中的一些关键问题。结合IEEE802．16d协议中提出多进制编码的方案,以CycloneII系列FPGA芯片为硬件平台,实现了多进制卷积Turbo码编码器,仿真结果证明该编码器的正确性及合理性。     

DWT和位平面编码器的接口存储控制设计

在JPEG2000专用集成电路设计中，DWT和Tierl编码之间的接口存储器设计直接影响DWT变换的系数存储和LL子带数据的再读取，及为给Tierl的位平面编码器提供码块数据。本文使用了二块片内DPRAM实现上述存储，提出了一种简单而高效的读写策略，并实现了该方法的FPGA仿真，性能分析表明DWT和位平面编码器并行性接近90％。     

JPEG2000中高性能Tier-1编码器的VLSI结构设计与实现

为满足JPEG2000编码器的硬件实现需求,针对其中最为复杂和耗时的Tier-1编码器,提出了一种高效的硬件实现结构.该结构采用通道并行的位平面编码器,并且在通道内部采用基于列的点跳跃算法,提升了位平面的编码速度.同时,MQ编码器与位平面编码器配合,引入5级动态流水结构,进一步提高编码效率.FPGA验证结果表明,运用该结构的Tier-1编码器,在提高70%编码效率的同时只增加了18.2%的硬件开销,取得了令人满意的结果.     

基于FPGA的LDPC编码设计

针对低密度奇偶校验码（简称LDPC码）的直接编码运算量较大、复杂度高,根据Richardson和Urbanke（RU）建议的编码方案,介绍一种适于在FPGA上实现,利用有效校验矩阵来降低编码复杂度的LDPC编码方案,给出了编码器设计实现的原理和编码器的结构和基本组成。在QuartusⅡ7．2软件平台上采用基于FPGA的VHDL语言实现了有效的编码过程。结果表明：此方案在保证高效可靠传输的同时降低了实现的复杂度。这种编码方案可灵活应用于不同的校验矩阵日,码长和码率的系统中。