《实用红外遥控开关》剖析—

本刊今年第3期编者建议剖析的“实用红外遥控开关”由红外线接收头和双D触发器组成如图1所示。现将对其电路进行分析和实验的过程阐述如下：根据D触发器的功能表可知，当置位端PRE^-、复位端CLR^-为低电平时，输出端Q与Q^-的输出状态处于不确定状态、电路不能正常工作；PRE^-、CLR^-输入高电平时，D触发器处于正常工作状态。图1中因PRE^-、CLR^-悬空，显然D触发器的输出置于不确定状态。虽然，当PRE^-、CLR^-输入端因感应杂散信号等因素处于高电平状态时D触发器也能正常工作，但其抗干扰性能差、极易产生误动作使组成的电路没有实用意义。     

用555集成芯片构成的两种实用电路

<正> 双极型555电路的等效功能方框图如图1所示.它相当于一个置位/复位触发器(R/S触发器).在R/S触发器内,还设置了一个强制复位端(?)(?),不管R和(?)处于何种电平,只要使(?)(?)=“0”则R/S触发器的输出必为“0”,从而使输出V_0为“0”电平,此时称强制复位状态.由此分析,可综合得出555各功能端的真值表,如表1所示     

CD4013原理与应用

CD4013是双D触发器,内含两个独立的触发器,本制作只用到其中一个。 CD4013 真值表见附表,内含四种工作状态。状态1、2—时钟脉冲CP上升沿到来时,电路传输数据端D的数据(0或1);状态3、4—当复位端R为高电平时电路复位,其输出端Q为低电平。当置位端S为高电平时,电路置数,其输出端Q为高电平。为Q的倒相输出端。图1为     

生产线用自动计数器

在连续生产线上,使用本装置可实现自动计数。电路原理如图1,电路中IC1、IC2为反射式光电耦合器件,红外发光二极管与光敏三极管成35°夹角封装为一体,其交点在距光电耦合器5～8mm处。工作时红外发光二极管发出红外光,若被前方物件遮挡,则红外光被反射回来并被光敏三极管所接收使其导通,若前方没有物体,则光敏三极管处于截止状态。IC3为CD4069六反相器。IC4为CD4013双D触发器,本电路只用到其中一个D触发器。D触发器的功能用一句话来概括就是在CP脉冲上升沿将数据输入端D的状态传送到输出端Q。复位端R加高电平则强制置零Q=0、Q=1,置位端S端为高电平时则置1,即Q=1、Q=0。其具休工作状态及功能见表1所示。IC5～IC8为四     

利用EPROM实现四倍频计数信号和方向信号

<正> 实现四倍频计数信号和方向信号的电原理图如图1所示。该电路是一种时序逻辑电路,输出状态不仅取决于当前时刻的输入状态,而且和上一时刻的输出状态有关。利用D 触发器对相位差90°的A、B 两路方波信号的延时作用,再加上EPROM 输出端对其输入端的反馈作用,从而使EPROM 在不同时刻形成不同的地址信号,以此来产生所需要的输出信号。下面对加计数(A 路信号超前B 路信号90°)和减汁数(B 路信号超前A 路信号90°)两种情况分别加以介绍。     

一种简单的数字滤波器

数字滤波器在数字系统中起着举足轻重的作用,笔者利用一片单稳态多谐振荡器芯片74LS123构或一简单可靠的数字滤波器。图中74LS123是两个独立的单稳态多谐振荡器芯片,每个输入脉冲将使单稳多谐振荡器的输出(13端和5端)在预定的时间间隔内变成高电平,它的定时周期的长短由电阻和电容决定,13端输出的定时周期T_1由R_1、C_1决定,T_1≈0.31 R_1C_1=1/f_1,5端输出的定时周期T_2由R_2、C_2决定,T_2≈0.31R_2C_2=/1f_2。如果输入脉冲的周期T(=1/f)比单稳态多谐振荡器的定时周期短,则单稳态振荡器的输出端出现连续的高电平,这个高电平输入到D端通过CP输入端使触发器置位,Q输出高电平,如果T大于单稳态的定时周期,则触发器Q端输出低电平。最后利用这些Q和(?)端打开不同的与门(F_3、F_4、F_5、F_6和F_7),分别让不同频率的输入信号在不同的与门输出,从而构成了几组数字滤波     

电路简洁的抢答器

本抢答器原理图如图所示,使用一块时基电路NE555,其高电平触发端⑥脚和低电平触发端②脚相连,构成施密特触发器。当加在②脚和⑥脚上的电压超2/3Vcc时,③脚输出低电平。当加在②脚和⑥脚上的电压低于1/3Vcc时,③脚输出高电平。按下开关SW,施密特触发器得电,因单向可控硅SCR1～SCR4的控制端     

数字集成电路初阶（十四）

我们已经学习过最基本的触发器,当其输入端(复位端R和置位端S)加上触发信号时,触发器的状态便能发生翻转;当去掉这些触发信号时,触发器仍能保持原来输出的状态,这就是触发器所具有记忆信息的功能。R-S触发器虽然构造简单,但其性能还不够完善。这是因为,逻辑电路在传输信号的过程中,门电路的开启和关闭都需要一定的时间,因此就产生了一定的延迟时间。由于各信号在传递过程中的途径不同,所经过门电路的多少也不同,延迟时间长短可能不等。当两个     

仿真电子蜡烛

本文介绍的电子蜡烛,电路虽然简单,但却具有“火柴点火,风吹熄灭”的仿真性,很有乐越,很适合初学者制作。电路如图所示,利用CD4013中的一个D触发器接成RS触发器。接通电源后,C4、R6组成的微分电路产生一个高电平微分脉冲加到IC的R端,强迫电路复位、Q端输出低电平、三极管     

五状态触发器

伴随着数控技术和多通道巡回检测技术的推广,n(二以上)状态触发器的用途日趋扩大。本文提出一种设计方法。[设计要点]:图1为本文提出的五状态触发器的逻辑网络图,共由五个八输入端“或非”门组成。每个“或非”门输出都反馈给     

数字集成电路初阶（十二）

实验二用R-S触发器的逻辑信号发生器在图4用正脉冲触发的基本R-S触发器实验中,将会发现,当用手按往其中的一只开关不放。例如SB1,而用另一只手反复松开或按下SB2时,触发器的输出状态始终保持不变。这给予我们一种启示:假若按钮开关SB2接触不良,按下后,这期间可能有多次接通与断开的过程,但只要有一次产生高电平使触发器被置位,触发器输出端Q便跃升到高电平,并一直保持在高电平状态。这就避免了由于开关SB2接触不良,造     

双4位锁存D型触发器CD4508的应用

CD4508内部包含两个独立的4位锁存D型触发器,它具有输入数据选通、复位和三态输出控制等功能,通常适用在总线系统中传输多路数据。其引出端功能如图1所示。     

TRS-80微型计算机的中断响应

TRS-80微型机的CPU,采用Z-80芯片。Z-80的中断结构具有禁止或开放中断的能力,以及建立不同的中断响应方式。禁止中断指令DI使CPU内部的中断允许触发器IFF置0,开放中断指令EI使中断允许触发器IFF置1。当IFF=1时,CPU可以接受(?)端输入的中断请求,在现指令执行完毕后作出响应。中断分为不可屏蔽和可屏蔽两类。不可屏蔽中断(?)端输入的请求无论IFF状态如何,它总是在现指令执行完毕后得到响应,并使机器自动转移到以固定地址0066H为起点的中断服务子程序。对于可屏蔽中断,Z-80有三种响应方式。     

巧用D触发器

CD4013是最常用的双D触发器。CD4013也可用作各种拧制电路,下面举几个实用例子。 1.组成光控延时电路:如图1所示。CD4013电路构成典型的单稳态延迟电路。当光没有照射到光敏三极管3DU3时,输入端S无电压,IC电路不触发,继电器J不吸合。当有光照射到3DU3时,3DU3导通,触发IC延迟开始,Q端输出高电平,晶体管V导通,J吸合,起到光电自动控制作用。延迟时间由R2、C的常数     

八路抢答器

该电路采用5个数字集成电路,其中74373为D锁存器,11脚为锁存控制输入端,该端为低电平时输出状态锁存,为高电平时Q端随D端变化。按下按钮,D端输入为低电平。7430为8输入的与非门,它的输出和输入的逻辑关系为有0为1,全1为0。比赛时,J0,J1…     

分布式控制系统中控制卡的双机热备实现

在分布式控制系统（DCS）中,为提高核心部件控制站中控制卡工作的可靠性,提出一种实现两个控制卡双机热备工作的方法。该方法采用主从式双机热备,涉及双机热备中的上电竞争、状态检测、故障切换以及数据同步操作。采用硬连接方式利用RS触发器与D触发器实现双机间的上电竞争与状态检测,以控制器局域网CAN的组播方式实现双机的输入数据同步。在提高系统可靠性的同时,简化电路设计,降低系统复杂度和硬件成本。详述了该方法实现的硬件电路和软件算法,给出利用PLD器件实现上电竞争和状态检测电路的方法,并分析了采用文中的状态检测算法进行故障检测所需要的时间。     

JK触发器在逻辑控制线路设计中的应用

<正> G_(61)数字集成电路JK触发器是一种逻辑功能较齐全的电子器件,充分地发挥它的逻辑功能、简化电子线路控制系统的设计和提高工作可靠性都是十分重要的。 JK触发器的导引门既受数据输入端(J、K)控制,又受输出端(Q、(?))控制,又受时钟脉冲输入端CP的控制。     

GAL器件及其固化操作（二）

[例2]用一片GAL16V8设计时序电路:一个RS锁存器,一个T触发器,一个D触发器和一个JK触发器。三个触发器都有直接置1端PR和直接置0端CLR,而RS锁存器不和时钟信号CLK连接。 [操作]设计逻辑关系式 (a)RS锁存器 Q_(N l)= (R·Q_N)表达为QST=!S＃(R＆QST)     

评《MCS-51单片微机端口结构图示中的一个普遍错误》

本刊1991年第4期刊出了王修才同志的《MCS-51单片微机端口结构图示中的一个普遍错误》(以下简称“《错误》”)一文。笔者认为王修才同志的分析和结论是错误的。我们先来阐述如图1的原文端口结构图基本原理。为了更清楚地说明P3口的变异功能,先看图2所示P1端口的结构图。不难看出P3口与P1口的差别在于多了图1的虚框部分,正是这两个虚框部分,使得P3端除了具有P1口和P2口同样的准双向功能(即用作一般I/O口)接口之外,还具有特殊的变异功能。因此,首先分析P3端口的输出电路,从图1中可以看到,输出电路由一个O触发器,H与非门和一个场效应管组成,H与非门的作用实际是一个开关,它决定是输出触发器上的数据还是输出变异功能的信号。即:当变异功能输出端置“1”时,输出信号取决于D触发器Q端的值,实现一般的I/O输出;反之若     

一种适于实现Datapath电路的FPGA逻辑模块

提出一种适于实现数据通路的FPGA逻辑模块。每个模块包括4个基于全加器的逻辑单元。逻辑单元分为组合和时序两部分：组合部分以1位全加器为基础,有两个输出端,这两个输出端在必要时可以合并在一起以实现功能更复杂的单输出函数;时序部分基于可配置的D型触发器。逻辑单元在结构上保证了电路的高速性。工艺映射的实验结果显示,在实现数据通路中的常用电路时,新逻辑单元比基于LUT的FPGA单元平均大约节省75%的MOS管数。