一种基于FPGA实现的FFT结构

本文讨论了一种可在FPGA上实现的FFT结构。该结构采用基于流水线结构和快速并行乘法器的蝶形处理器。乘法器采用改进的Booth算法,简化了部分积符号扩展,使用Wallace树结构和4-2压缩器对部分积归约。以8点复点FFT为实例设计相应的控制电路。使用VHDL语言完成设计,并综合到FPGA中。从综合的结果看该结构可在XC4025E-2上以52MHz的时钟高速运行。在此基础上易于扩展为大点数FFT运算结构。     

一种基于FPGA实现的FFT结构

本文讨论了一种可在FPGA上实现的FFT结构.该结构采用基于流水线结构和快速并行乘法器的蝶形处理器.乘法器采用改进的Booth算法,简化了部分积符号扩展,使用Wallace树结构和4-2压缩器对部分积归约.以8点复点FFT为实例设计相应的控制电路.使用VHDL语言完成设计,并综合到FPGA中.从综合的结果看该结构可在XC4025E-2上以52MHz的时钟高速运行.在此基础上易于扩展为大点数FFT运算结构.     

基于FPGA的FFT处理器的设计与验证

介绍一种基于FPGA，选择FFT的基一2DIT处理算法，在ISE6．2I开发平台上完成32位浮点运算的FFT信号处理器设计：利用Modelsim工具软件对系统的逻辑综合和时序进行仿真，并将系统的结果与Matlab计算结果相比较，验证了设计结果的精确性；实验表明利用FPGA实现FFT，运算速度快，可以满足高速信号处理的应用场合。     

基于CORDIC算法的高速基-4FFT处理器设计

针对目前数字信号处理中对高速傅里叶变换(FFT)的要求,进行了FFT算法研究,采用基-4算法来实现FFT处理器;设计了对称乒乓RAM结构,提高了FFT处理器的连续运算能力和运算速度;采用CORDIC算法代替复数乘法器,用移位加法实现了复数乘法运算,减小了系统资源占用,提高了系统速度,设计了防溢出控制结构,在不增加系统延时的基础上,提高了运算精度;采用AL-TERA公司FPGA进行了验证,仿真结果表明该FFT处理器最大工作频率可达168.86 MHz,能满足高速实时处理的要求。     

基于FPGA的新型浮点FFT处理器设计

针对现有FFT算法结构复杂、难以并行扩展的问题,提出了一种改进的FFT算法,在此基础上设计了一种基于浮点运算的FFT处理器,并进行了仿真验证。结果表明,新算法大大简化了系统结构,减少了系统的硬件开销,非常容易并行实现,且显著提高了运算效率,完成一次N点的FFT运算只需要N/2个时钟,完全满足实时信号处理的要求。     

GLONASS捕获系统中FFT核复用关键问题

根据GLONASS卫星信号组成和特性及其伪码捕获原理,运用并行码相位捕获算法在MATLAB环境下完成GLONASS卫星信号的捕获仿真,同时根据MATLAB下建立的仿真平台,设计了基于此方法的FPGA具体实现电路;为了满足FFT运算点数的要求,采用数据Sinc内插滤波器对数据进行精确内插,将输入的62000点数据内插为4096点,同时为了复用FFT核,分别采用了加快C/A码读取速度的方法、运用状态机的状态值加上数据指数项的数据截位方法;最后通过Xilinx的ISE软件调用Modelsim对整个捕获模块进行仿真.仿真结果表明:该系统实现了GLONASS信号的捕获,满足了接收机系统功能和性能的要求,可直接用于GLONASS实时接收机系统的设计中.     

基于FPGA的高速并行FFT算法研究

本文结合二维FFT和基4的无冲突的地址映射方法,实现了高速并行FFT算法研究,仿真实验结果表明,系统可以有效地降低大点数FFT对数据读写的速度要求,同时提高了运算效率,具有广泛的应用价值。     

RS(255,223)码中乘法器的设计

分别研究了有限域GF(2m)中自然基和对偶基下比特并行乘法器的设计方法与实现手段;在分析有限域乘法运算法则的基础上,用Matlab简化其复杂而消耗资源的部分,得到形式简单的组合逻辑,并用VHDL语言分别设计了有限域GF(2m)中自然基和对偶基下比特并行乘法器,之后在QuartusⅡ编译环境下,分别对自然基下常系数乘法器和对偶基下乘法器进行编译,最后用仿真软件ModelSim进行仿真;仿真结果表明,该乘法器结构规则,易于实现,消耗资源少,性能良好,为实现RS(255,223)编译码奠定了基础。     

基于FPGA的高速流水线浮点乘法器设计

设计了一种支持IEEE754浮点标准的32位高速流水线结构浮点乘法器.该乘法器采用新型的基4布思算法,改进的4:2压缩结构和部分积求和电路,完成Carry Save形式的部分积压缩,再由Catry Look-ahead加法器求得乘积.时序仿真结果表明该乘法器可稳定运行在80M的频率上,并已成功运用在浮点FFT处理器中.     

基于FPGA的高速浮点FFT的实现研究

研究了利用FPGA实现浮点FFT的技术,提出了一种循环控制、RAM访问和蝶形运算三大模块以流水线方式协同工作的方案,结合数据缓冲和并行处理技术,讨论了蝶形运算单元的工作机制。浮点乘法器采用并行Booth编码和3级Wallace压缩树的结构,浮点加法器中采用独立的定点加法器和减法器,使运算得以高速进行。RAM读/写时序和运算参数都可利用寄存器设置。本设计已在Cyclone-Ⅱ系列芯片EP2C8Q208中实现,200MHz主频下,采用外部RAM,完成1024点复数FFT只需750μs。