X-DSP ALU与移位部件的设计与实现

X型DSP是我们自主研发的一款低功耗高性能DSP。对X型DSP的CPU体系结构进行了深入研究,在详细分析X型DSP的ALU部件和移位器部件相关指令基础上,对ALU与移位器部件进行了设计与实现。采用Design Compiler综合工具,基于SMIC公司0.13um CMOS工艺库对ALU移位部件进行了逻辑综合,电路功耗共为4.2821mW,电路面积为71042.9804m2,工作频率达到250MHz。     

兼容MIPS指令集的超标量微处理器ALU设计

文章介绍了一种兼容MIPS指令系统的32位超标量微处理器IP核(简称BSR03)的设计。重点讨论了其中的32位先行进位ALU的设计,以及对补码数与无符号数算术运算的溢出、进位、借位、比较等问题的处理方法。BSR03采用自顶向下的层次设计方法,用VH DL语言进行描述,用Active-H DL6.1进行仿真、验证,用synplify pro7.1进行综合,该设计符合预定的结果。     

32位同时多线程微处理器的ALU设计

针对传统ALU存在较大硬件资源浪费的缺点,提出了一种指令执行并行度宽,资源利用率高的同时多线程ALU.同时多线程ALU由7个并行的部件组成.每个部件高效的执行两个线程的指令.这种由7个部分组成的分布式ALU提高了指令并行执行的宽度,大大降低了水平浪费和垂直浪费.对微处理器ALU进行功能验证与仿真,并用综合工具完成逻辑综合.     

微控制器中ALU与移位逻辑的设计与改进

文章结合8位微控制器IP软核的设计,分析了指令系统的功能与特点,在算法级上对其处理器中数据路径进行了合理的调整与优化,并提出一种将ALU与移位逻辑并行设计的方法。较之于传统的串行设计方法而言,这种并行设计方法不仅描述简单,而且综合得到的电路降低了功耗,具有更快的运算速度,同时并不增加资源消耗。     

声码器中一种四级可重构ALU的研究与设计

在面向语音编解码算法实现的高性能声码器设计中,支持可变长VLIW指令集的ALU单元是实现其设计目标的重要环节.本文提出一种四级可重构的ALU设计,以前缀算法加法器为核心,并通过操作数和资源的重构,能在单周期内完成81种复合算术逻辑运算,同时将其控制编码压缩了58.93%以适应指令集的宽度约束,高效实现了算法中潜在的高并行性,很好的满足了运算密集型的算法应用需求.     

基于规则的寄存器传输级ALU工艺映射算法的研究

提出寄存器传输级工艺映射（RTLM）算法，该算法支持使用高层次综合和设计再利用的现代VLSI设计方法学，允许复杂的RT级组件，尤其是算术逻辑单元（ALU）在设计中重用，该映射算法使用目标ALU组件来实现源ALU组件，映射规则通过表格的方式给出，此算法对于规则结构的数据通路特别有效，应用k阶贪婪算法的实验结果表明，RTLM在高层次综合中对数据通路组件再利用是一种有效的方法。     

高性能数字信号处理器的设计

本文完成了16位的数字信号处理器的设计，该数字信号处理器设计了针对信号处理的指令与体系结构，指令数为88条，综合后数字信号处理器的内核单元数为12799。十六位定点数字信号处理器为单发射系统，采用了多数据和地址总线设计，使四级流水在流水线的四个周期保持正常的数据流动，分散的寄存器形式结构，使多数指令在一周期内得到完成。数字信号处理器包含了中央算术逻辑单元、乘法器单元、移位器单元、排序器单元、辅助寄存器单元、中断单元的设计。在中央算术逻辑单元中，完成加／减运算以及逻辑运算，在进位链中采用了选择进位链，对数据溢出采用了饱和处理的方法；在乘法器单元中采用BOOTH算法和先进进位加法器相结合的单元设计；在排序器设计中，按照中断、指令第二指令字、累加器、堆栈等不同的程序排序源设计不同的通路，并按照ZLVC的条件，设计了条件转移指令；在辅助寄存器单元选择一条与正向进位相反方向的进位来实现FFT算法位反序要求；在中断单元中，采用二级中断，大堆栈保存地址，流水“冲刷”技术。     

FLEX8000系列可编程逻辑器件及其应用

Altera公司的柔性逻辑单元矩阵(FLEX)结合了可擦除可编程逻辑器件(EPLD)和现场可编程门阵列(FPGA)的优点,具有快速的可预测互连延迟、高寄存器数、备用功率低、在电路重构等特声,非常适合复杂组合逻辑和复杂时序逻辑功能的应用.本文介绍该系列器件的内部结构、构造方案、工作模式和应用实例.     

VRS51L3074上增强型算术单元的高效算术运算

Ramtron公司推出的VRS51L3074单片机拥有增强型算术单元,能够实现16位乘除法、乘加和移位等操作。本文分析了该单元的特性及使用要点,并给出利用该单元实现的2个实用算法——32位有符号整数开平方和16位二进制数转BCD码。实践表明．该单元可有效提高VRS51L3074处理复杂算术运算的效率。     

RSA高速模乘单元的设计

论文分析了Montgomery算法,利用迭代加法之间的并行性提出了一种流水并行工作的硬件模乘结构。该结构具有时钟频率高,模幂运算时间短的优点,适合于RSA的模幂运算,可以极大提高RSA加密运算的效率,同时其体系结构适合于高阶Montgomery算法的实现。FPGA实现的结果表明,512位的高速模乘单元工作频率74.27MHZ;1024位的高速模乘单元工作频率73.94MHZ。模乘单元的面积与位宽成正比,而工作频率基本不变。基于此结构,512位的RSA运算时间为1.78ms,1024位的RSA运算时间为7.08ms。     

基于现场可编程门阵列的RISC处理器设计

基于现场可编程门阵列(FPGA)平台,设计嵌入式精简指令集计算机(RISC)中央处理器(CPU)。参考无内部互锁流水级微处理器(MIPS)指令集制定原则设计CPU指令集,通过分析指令处理过程构建嵌入式CPU的5级流水线,结合数据前推技术和软件编译方法解决流水线相关性问题,并实现CPU的算术逻辑单元、控制单元、指令cache等关键模块设计。验证结果表明,该嵌入式RISC CPU的速度和稳定性均达到设计要求。     

兼容MCS-51微处理器的逻辑设计

兼容MCS-51指令的微处理器具有功能强大,功耗低,兼容性高等许多优点,在各个领域有着很广泛的应用。以此类微处理器的功能为基础,对其使用模式,工作原理和结构特点进行了说明,介绍了这类微处理器的部分电路逻辑设计思路及方法,对低功耗设计方面进行了分析。     

A proof of the nonrestoring division algorithm and its implementation on an ALU

This article describes a proof of the functional correctness of a nonrestoring division algorithm and its implementation on an ALU. The first part of the proof deals with the correctness of the division algorithm with respect to a specification of division on the integer level. The second part is concerned with the correctness of the actual implementation, which is proven by checking several refinements of the algorithm. All the proofs have been mechanically checked with the Boyer-Moore theorem-proving system, in some cases making use of the interactive proof checker for the system.     

可重构移位单元的设计与实现

在对称密码算法中移位操作使用频率非常高,尤其是在密钥生成中的应用。但各种算法之间的移位位宽和移位长度并不一致,所以现有的密码处理系统中还没有一个通用的移位单元支持所有对称密码算法的移位操作。本文在研究了多种对称密码算法的基础上,分析了高效灵活实现移位单元的方法,并提出了一种基于多级网络的可重构移位单元,它可以支持4/8/28/32/128-bit移位位宽以及可变移位长度的移位操作。此单元的设计与实现,不仅增强了密码处理单元的通用性,还使得可重构密码芯片的实现成为可能。     

一种低成本八位嵌入式MCU内核设计

本文介绍了一个低成本大的8位嵌入式微控制器内核设计，设计采用哈佛结构，双数据总线，指令系统兼容CYASM指令集。本文针对减小面积以实现低成本的目的，详细介绍了系统结构及各模块的设计思想和改进方法。