SF-MAX-Log-MAP并行译码算法及其应用研究

Turbo码作为LTE系统的编码方案之一,其译码方法的选择对Turbo码的性能与实现具有重要影响.为满足LTE系统对译码实现方案的低复杂性和低时延要求,文章在SF-MAX-Log-MAP算法和并行译码算法的基础上,对该两种算法进行了结合,并在LTE系统中进行了误码率性能仿真.通过仿真表明:SF-Max-Log-MAP并行译码算法,不仅使Turbo码的译码性能接近于传统的Log-MAP并行译码算法且减小了译码过程中的计算量,进一步降低了译码时延,是一种有效译码算法.     

分块并行Turbo码译码算法的研究

Turbo码译码采用迭代译码思想,译码时延较大是其应用于实时性要求较高的通信系统中的一大障碍.为了减少译码计算的时延,利用递推迭代的思想,给出一种分块并行译码的方法,即将接收的整个码字分成若干子块,各子块进行并行处理,其中各子块的前后向递推公式的初始值由相邻子块的前一次迭代译码的边界计算值传递.实验仿真结果表明这种并行译码方法可以取得较好的译码性能,在硬件实现方面可以大大降低译码计算复杂度和时延,从而降低整个Turbo码译码时延.     

LDPC码的一种低复杂度BP译码算法

针对低密度奇偶校验(LDPC)码的BP译码算法在每一次迭代过程中,都要对全部比特和校验信息进行更新,存在计算量大、译码效率低的问题,提出了一种改进的BP译码算法.由于不同的比特节点和校验节点,其可靠程度不同,对BP译码的贡献也不同,为此给出了一种新的可靠性判断准则：采用每个比特的非法校验数和每次迭代过程中比特的伪后验概率的差来判断比特的可靠性,认为非法校验数小、伪后验概率差大的节点具有较高的可靠度.对可靠性较高的比特,下一次迭代过程中不参与更新,只更新那些有可能发生错误的比特.仿真结果表明,改进的BP译码算法在损失极少译码性能的情况下,大大地减少了迭代过程中的计算量,提高了译码效率.     

Improved Soft Cancellation Decoding of Polar Codes

极化码的SCAN（Soft Cancellation）算法以更低的复杂度实现了优于BP（Belief Propagation）算法的译码性能,但因为基于SC（Successive Cancellation）算法,使得其不仅在对中短码长极化码译码时纠错性能不理想还具有较大的译码时延。借鉴SCL（Successive Cancellation List）算法的思想,从两方面对SCAN算法进行了改进：一是在SCAN译码过程中加入易错信息比特的分支译码,提升了软信息的准确性;二是在SCAN译码时使用部分迭代译码,降低了计算量和译码时延。以增加少许存储空间复杂度为代价,与原SCAN算法相比,改进的SCAN算法在纠错性能、译码效率和简化计算量等方面都得到了改善。     

低复杂度极化码SCL译码算法

极化码的串行抵消列表(SCL)译码的逐次逐比特进行判决过程与路径度量值的计算筛选过程是整个译码系统复杂度与延迟的主要来源.在分析现有SCL及多比特判决译码的优缺点基础上,针对SCL译码造成的译码系统复杂度高和延时大的问题,将每组多比特码字(多个独立信道)视作一个整体,并在译码时通过信道合成构造为一个虚拟多比特信道,从而可以对多比特码字进行同步传输并根据信道递归公式进行同步判决译码.由此基于SCL译码的码树构造提出一种构造多比特虚拟信道的SCL译码算法,并结合设置译码码树节点阈值减少码树节点分裂次数的方法进一步增强了上述算法.在AWGN信道下的分别对虚拟2、4和8比特信道SCL译码的误码率及误帧率性能进行仿真.仿真结果表明在虚拟8比特信道情况下,预设阈值S=30时的译码性能接近传统SCL算法,且总历经节点数降低了63.7%,总加法次数是8比特同时判决译码算法的17%.此算法降低了译码算法的计算复杂度及硬件存储复杂度,更适合于硬件实现,具有一定的实用价值.     

改进的LDPC串行译码

提出了一种改进的低密度奇偶校验码（LDPC）串行译码算法。与传统的串行译码算法不同的是,该算法只需在初始化时计算一次变量节点对校验节点软信息的求和式,而在译码过程中该式可通过简单地局部更新得到。与传统串行算法相比,所提算法在不降低性能的前提下,具有更低的计算复杂度和更高的处理速度。     

DVB—S2外码的研究与设计

新一代卫星数字视频广播系统标准(DVB-S2)采用了功能强大的BCH+LDPC信道编码方式,有效地降低了系统的解调门限,距离理论的香农极限只有0.74～1 dB.本文首先对DVB-S2中BCH+LDPC级联码性能进行分析,验证了级联码优越的性能,证明了BCH码在FEC系统中的作用.针对DVB-S2系统的特点,在传统译码的基础上采用并行译码提高译码速度.译码的3个部分计算校正子、计算关键方程、钱氏搜索均采用适合并行译码方式的设计.针对并行方式带来的硬件复杂度的上升,采用共享公共因子、时分复用等方式来降低一定的硬件复杂度.最后在FPGA上设计并实现了DVB-S2标准中BCH(14400,14232)的8位并行译码器.该译码器占用芯片逻辑单元效为8561,最高时钟频率为71.5 MHZ,符合DVB-S2的要求.     

卷积码的译码方法分析

为了在实际中更好地利用卷积码的优异性能，文章从应用角度出发，对卷积码的译码方法进行了分析，给出了在不同的情况下，如何利用各种译码方法，得到理论性能和实际应用的最佳结合。同时对维特比译码算法中量度值的计算提出了一种改进算法，该改进算法有效地提高了卷积码的译码速度。     

基于遗忘系数的LDPC译码算法研究

长LDPC码的Tanner图中通常没有环路,此时LLR BP译码算法是性能最优的软判决译码算法。而短LDPC码的Tanner图中通常存在环路,因此变量节点之间的信息就不再相互独立,这时LLRBP译码算法的译码性能就会下降。针对短LDPC码的特点,提出一种改进型LLR BP译码算法,利用遗忘系数来计算该算法中的参数。仿真结果表明,与LLR BP译码算法、Normalized BP译码算法以及Offset BP译码算法相比,改进型LLR BP译码算法能够在降低算法复杂度的同时提高环路存在情况下的LDPC译码性能。     

针对特定LDPC码的多子译码器并行组合译码方法

对于分组纠错码的译码,由多个子译码器构建的并行译码系统比单译码器系统有较大的性能提升,但是可实现并行译码处理的子译码器的构造却是一个挑战性难题.为此,该文提出一种针对特定LDPC码的适于BP译码算法运用的多子译码器并行组合译码方法.该方法针对基于本原多项式构造的一类LDPC码的译码尤其有效,其特点是:各个子译码器所依赖...     

Robust Stabilization of Discrete time Constrained Singular Piecewise affine Systems with Norm bounded Uncertainties

In this paper,the problem of designing robust H-infinity output feedback controller and l2-gain controller are investigated for a class of discrete-time singular piecewise-affine systems with input saturation and state constraints. Based on a singular piecewise Lyapunov function combined with S-procedure and some matrix inequality convexifying techniques,the H-infinity stabilization condition is established and the l2-gain controller is investigated,and meanwhile,the input saturation disturbance tolerance condition is proposed. Under energy bounded disturbance,the domain of attraction is well estimated and the l2-gain controller is designed in some restricted region. It is shown that the controller gains can be obtained by solving a family of LMIs parameterized by one or two scalar variables. Meanwhile,by using the corresponding optimization methods,the domain of attraction and the disturbance tolerance level is maximized,and the H-infinity performance γ is minimized.Finally,numerical examples are given to illustrate the effectiveness of the proposed design methods.     

适用于配电网通信的纠错编码技术研究与设计

为了提高电力线通信的可靠性,采用BCH码和交织相结合的纠错编码技术来降低通信的误码率。在分析了一般BCH码编译码原理的基础上,提出了一种改进的编译码软件设计方案,选用了合理的交织技术并通过仿真验证了BCH码结合交织技术的可行性。利用ARM芯片结合FPGA实现了该交织编码方案,结果表明该系统可以同时纠正一帧数据的随机错误和突发错误,提高了电力线传输的可靠性。     

高速层进式Nand Flash差错控制编码

提出了一种高层进式NAND Flash纠错算法,以增加NAND Flash的读写速度。由于加工工艺的局限性,在NAND Flash控制器设计的时候应具有处理存储数据出错的功能,但是还要保持一定的纠错速度。本文在分析常用的ECC算法的基础上,提出了一种加速BCH编码算法,并设计了一个可纠四位错的NAND Flash控制器。     

水印纠错编码中的最大后验概率译码

文章考虑了BCH码和重复码的级联编码,并且基于最大后验概率准则,提出了一种软判决解码方法,以及快速解码算法并分析了该快速算法的性能,实验结果表明了该算法的正确性.     

一种低译码复杂度的高速率-全分集2×2STC算法

为了降低接收端译码器的译码复杂度,提出了一种能降低译码复杂度的STC算法。对码字矩阵进行设计,利用最大似然译码算法分析接收信噪比特性。通过MATLAB仿真所得结果表明,文中提出的算法与Viterbi译码算法引比,虽具有相当的译码性能,但译码复杂度大大降低。     

无线传感器网络数据信道BCH码编译的设计

针对无线传感器网络节点间的信道数据传输,研究了传感器采集数据的发送、处理和接收过程,进行信号的有效传递,并实现无线网络对特定区域的监测.设计中的传输信道编码采用BCH码编译,以时域迭代算法结构校检编码,自动地纠正传输中的错误信息,并达到信道编码较低的误码率,实现了网络节点间数据的有效传输.     

基于微处理器核的AAC解码软硬件协同优化

为了降低硬件成本和在较低频率下实现基于精简指令集计算机（reduced instruction set computer, RISC）处理器的先进音频编码（advanced audio coding，AAC），提出了一种软硬件协同优化策略，通过对解码关键子模块进行分析，从比特流解码、解码运算部分、播放控制3个方面来实现软件算法的优化，从而加快音频解码速度，减少存储空间，并根据优化结果对嵌入式RISC微处理器核进行配置.在现场可编程门阵列（field programmable gate array, FPGA）验证平台上实现了对128 kbps，44.1 kHz双声道AAC 低复杂度框架（low complexity profile, LC）的实时解码，运算量为25.51 MIPS，优化率为48.9%.     

基于并行预测控制的Turbo码译码结构

提出一种基于并行预测控制的Turbo码译码结构. 通过建立预测控制模块(PCA)来预测分量译码器第n+1次的译码外部信息值. 相比于传统的并行译码方案,基于PCA模块的PPC-Turbo结构可以降低译码算法的复杂度,并减少译码时延. 通过对单次外部信息值预测（6～9次）及复次外部信息值预测（6+8、7+9次）,对比了外部信息预测的变化趋势及不同帧长（1?024、512、256、128、64帧）情况下的译码时延,验证了译码时延的减少. 在帧长为1?024、信噪比为0～2?dB时,对译码器2第6～8次的外部信息进行了单次预测,比较了PPC-Turbo与Turbo的误比特率(BER)性能,结果表明,两者的BER非常接近,预测控制模块可以代替分量译码器的一次译码迭代.     

编码CPM信号低复杂度联合迭代解调译码算法

针对编码连续相位调制(CPM)信号迭代检测中存在的复杂度高以及容易出现正反馈等问题,从网格状态和迭代译码两方面对算法进行改进,提出了一种低复杂度的联合迭代解调译码算法。该算法利用基于状态分集思想减少状态序列检测(RSSD)的方法进行网格状态的化简,结合硬判决辅助(HDA)迭代停止准则来进行动态译码,减少了迭代次数,进一步降低算法复杂度。理论分析和仿真结果表明,该算法与传统算法相比,在保持良好性能的同时,可以大幅降低系统复杂度,有效抑制正反馈,减少译码时延。     

WCDMA系统中TFCI的优化译码算法

WCDMA系统重要优势之一是支持多速率和多业务,使不同传输速率的信道复用到一个编码复合传输信道（CCTrCH）上,传输格式组合指示（TFCI）至关重要。文章对正常模式码字的编码和经典大数逻辑译码算法进行研究,根据TFCI编码特点,给出一种最大相关和大数逻辑译码相结合的译码算法,该算法能降低TFCI的误码率,是一种简单有效的方法。