MARS密码简介

本文介绍第二次AES候选会议中当选的五个算法之一MARS密码.并对它的算法和原理以及密码体系方面做较详细的分析。     

AES算法的安全性研究

为了防止信息丢失和非法用户的监听,信息量的安全性尤为重要。而AES算法可对通信过程中的数据进行加解密,具有高性能的安全性。文章主要介绍了AES算法的基本运算,给出了其加/解密流程,并对其安全性进行了分析研究。     

基于身份的十进制加密技术研究

主要论述了基于身份的十进制的加密技术。该加密技术以AES(AdvancedEncryptionStandard)为基础,对AES的4种加密运算进行重新设计,以适应十进制数的加密,提出以基于身份的动态密钥概念,同时结合混沌加密算法、随机加密算法设计基于身份的十进制加密算法。该加密技术具有AES加密算法的特点,对明文和密文均具有很好的扩散性和混合性,也有随机加密算法的加密运算的不确定性,以及混沌加密算法的密钥一次一密性。该加密技术在预付费表计中使用表明,算法具有很好的安全性。     

AES算法的分析与实现

Rijndael算法是美国21世纪先进加密标准（AES）。文中介绍了AES算法的基本结构及其加解密的流程;在此基础上,使用VC＋＋6．0编程实现了192位的AES加解密算法,并对其加解密结果进行充分验证,收到良好效果。     

针对AES算法的按位选择明文能量分析

侧信道分析是一种利用密码设备在加密过程中产生的侧信息来恢复密钥的攻击手段。文章针对SAKURA-G开发板中AES算法硬件实现展开侧信道分析方面的研究。首先指出了基于汉明距离模型的相关能量分析方案的局限性,即在AES算法实现代码未知的情况下,攻击实验无法有效进行。由此,文章提出了一种基于按位差分能量分析的选择明文能量攻击方案,可以在加密算法实现代码未知的情况下有效地进行能量分析,并成功恢复AES算法的密钥。最后展示了与已有选择明文相关能量分析思想的对比实验。对比实验证明,相比已有的选择明文相关能量分析方案,文章提出的按位差分选择明文能量分析方法所需要的密钥猜测空间更小,相应的干扰选项更少且效率更高。     

简评美国公布的15个AES候选算法

文章对美国国家标准和技术研究所(NIST)最近公布的15个AES候选算法的基本设计思想作了简要介绍,同时也介绍了对这些算法的最新分析结果.     

基于Huffman算法的数据加密

文章中首先讲述了数据加密的原理、分类,然后用哈夫曼方法编写了一个用于加密的算法并对这个算法进行了详细的描述。这个算法不仅适用于文档类文件的加密,还可以对图像类文件进行加密。在文章的最后对这个算法进行分析得出结论。     

面向AES密码芯片的DPA攻击技术研究

给出针对AES密码芯片的DPA攻击实现方法,并基于Atmel-AES平台使用DPA攻击技术分析得到AES的密钥。证实AES算法面对DPA攻击时的脆弱性,同时也证明对AES芯片抗DPA攻击进行研究的必要性。     

一种资源共享的快速加解密AES算法的实现

针对AES算法的特点,提出一种适用于在FPGA上实现的快速加解密资源共享的AES算法。对传统的AES加解密的s_box进行变换,使用一张查找表实现了加解密过程的资源共享,有效的节省了硬件实现面积。并对AES加解密的列混合变换进行了改进,从而达到资源共享,节省资源。本方案对轮密钥扩展,列混合变换及其逆变换等操作进行了优化处理,并在加密计算及解密计算中对S-盒,列混合变换等关键计算部件进行了复用,并且采用AES轮内流水结果和密钥并行处理,可在一块芯片上同时支持128位、192位、256位三种密钥长度的加解密算法。实验结果表明本设计相比于其他设计具有更高的性能。     

基于easyARM615的AES算法实现

随着高性能、低功耗的嵌入式系统的广泛应用,具有安全保密功能的嵌入式产品将占有较大市场.本文围绕基于ARM615的AES算法设计实现,研究了AES的整体架构、设计原则、算法描述,并设计了具体的测试系统,利用RS232通讯实现PC机与ARM615系统的接口通信,通过调用相对独立的加解密模块实现数据的加解密运算,并实现了与PC机加解密结果的对比.     

基于FPGA的16位数据路径的AES IP核

提出一种基于FPGA的16位数据路径的高级加密标准AES IP核设计方案。该方案采用有限状态机实现,支持密钥扩展、加密和解密。密钥扩展采用非并行密钥扩展,减少了硬件资源的占用。该方案在Cyclone II FPGA芯片EP2C35F484上实现,占用20 070个逻辑单元（少于60%的资源）,系统最高时钟达到100 MHz。与传统的128位数据路径设计相比,更方便与处理器进行接口。     

基于硬件的AES算法

分析AES算法原理,构建基于FPGA的硬件实现框架,描述数据加解密单元和密钥扩展单元的工作机制和硬件结构,引入核心运算模块复用的设计思想,在不影响系统效率的前提下降低芯片资源的使用率,并对该系统结构进行了芯片级的验证。实验结果表明,在38 MHz工作频率下,该系统的处理速度为405 Mb/s。     

可重构的串行高级加密标准加解密电路设计

为了进一步提高高级加密标准(AES)算法在现场可编程门阵列(FPGA)上的硬件资源使用效率,提出一种可支持密钥长度128/192/256位串行AES加解密电路的实现方案。该设计采用复合域变换实现字节乘法求逆,同时实现列混合与逆列混合的资源共享以及三种AES算法密钥扩展共享。该电路在Xilinx Virtex-Ⅴ系列的FPGA上实现,硬件资源消耗为1871slice、4RAM。结果表明,在最高工作频率173.904MHz时,密钥长度128/192/256位AES加解密吞吐率分别可达2119/1780/1534Mb·s^(-1)。该设计吞吐率/硬件资源比值较高,且适用支持千兆以太网。     

资源共享的并行AES加密/解密算法及其实现

随着密码分析技术的提高,原有的数据加密标准(DES)已经不能满足应用的要求.高级加密标准(AES)成为新一代的数据加密标准,取代了使用20多年的DES.目前的AES算法实现中普遍存在资源消耗大或者吞吐率低以及加密和解密分别实现的不足.为在资源消耗和吞吐率之问取得折衷,以资源共享和并行的方式同时实现AES加密和解密算法,分析AES算法中各个变换以及128位密钥扩展的性质和特点,选择复合域优化字节置换变换.推导结构简化列字节混合变换,提出128位加密/等效解密密钥扩展方案,同时实现了资源共享的并行AES加密和解密算法.通过在FTGA上的验证和与相关文献的比较,表明该方案以较少的资源获得了较高的吞吐率.     

基于MapReduce的并行AES加密算法

针对云计算环境的隐私保护问题,采用加密数据存储是一个可行的选择.为了提高数据加密解密的速度,结合云环境的并行计算特点和AES加密算法,设计了一种并行AES加密方案,给出了具体的并行算法,分析了算法的性能,并通过实验证明了方法的有效性.实验结果表明该并行算法在MapReduce模式下,在16核4节点构成的云计算集群上能够达到15.9的加速比,总加密时间减少了72.7%.     

基于FPGA的AES加/解密算法的可重构设计

高级加密标准(AES)的传统实现方法是对加/解密算法进行单独设计,占用了过多的硬件资源。该文在分析AES加/解密算法机理的基础上,介绍了算法各模块的设计方法,通过分析提取了加/解密算法之间存在的共性,给出算法的可重构设计实例。通过FPGA仿真验证,该方案与传统设计方案相比,减少了资源的消耗。     

AES差分故障攻击的建模与分析

研究高级加密标准(AES)密码算法对差分故障攻击的安全性。攻击采用针对密钥扩展算法的单字节随机故障模型,通过对比正确和错误密文的差异恢复种子密钥。该攻击方法理论上仅需104个错误密文和2个末轮子密钥字节的穷举搜索就可完全恢复AES的128比特种子密钥。故障位置的不均匀分布使实际攻击所需错误密文数与理论值略有不同。     

AES算法优化及其在ARM上的应用

提出一种高级加密标准(AES)算法的优化方案,适合在ARM处理器上运行长度均为128位的明文和密钥。将输入的明文和密钥按列优先原则排列成4×4的状态矩阵。对列混合、逆列混合以及密钥扩展进行优化,采用轮打开方式和轮不打开方式在S3C2440平台上实现该算法。结果表明,该算法可以在ARM上高效运行,并占用较少的ROM空间。     

AES扩散层的分析及改进方案设计

AES算法的列混合变换具有最优的扩散特性,但它与逆列混合变换的硬件电路实现效率相差较大。通过分析AES算法列混合变换,根据电路实现特点,给出了一批加解密可以共用电路的列混合变换,在保持最优扩散性质的同时,新的列混合变换电路资源开销与效率同AES算法相当。