基于ADF4360-3的本振信号发生器的设计

针对当前通信系统中对本振信号高质量的要求,结合锁相频率合成基本原理以及高集成锁相频率合成芯片ADF4360-3的工作特性,设计一个稳定的1.9GHz本振信号发生器,并详细介绍了核心芯片的结构、原理及应用.最后对电路进行测试,测得相位噪声为-87dBc/Hz@100kHz.测试结果表明本振信号发生器性能指标基本符合要求.     

一种低噪声高频合成时钟源的设计和实现

本文介绍了PLL合成时钟源的原理,介绍了MC12429的结构,设计出了高频时钟源电路图.测试结果表明本设计的输出信号质量好.该信号源结构简单,广泛用于通信、仪器仪表、自动控制等领域.     

全数字化PET系统时间信号基准模块设计

为了满足为全数字化PET（正电子发射断层扫描仪）系统中前端电子学模块提供时间信号基准的时钟信号的要求,采用FPGA和AD9516-4芯片设计了一种时间信号基准模块。针对时间信号基准的要求,提出了通过参考基准频率由锁相环产生高频信号,同时利用分频器实现了对高频时钟信号的分频,并用LVDS（低电压差分信号）模式对生成的多路时钟信号进行输出,从而获得了多路频率、相位、幅值均相同的同步时钟信号的方法。相比于其他方法实现的时钟分配模块,本方法具有高精确度,低功耗和高稳定性的特点。该模块已经在全数字化PET系统中使用,验证了该模块具有高精确度和高稳定性的特点。     

基于FPGA和有限状态机的守时系统设计

通过对现阶段守时系统实际应用情况和技术特点的分析,提出了一种新的守时系统设计方案,设计了一个基于FPGA和有限状态机的守时系统;采用恒温晶振组成本地时钟,与GPS/北斗时钟源共同作为系统的输入信号,利用FPGA设计守时系统的基本电路和有限状态机,并对调频调相部分和外部D/A转换电路进行控制,实现本地时钟与时钟源完全同频同相输出,从而快速获得高精度的时间基准,并能在GPS/北斗失锁后对时钟源信号进行保持,实现通信系统的时间同步。     

基于IRIG-A码输出的超小型GPS时钟设计

IRIG码是一种通用的国际标准传输码,广泛应用于时统设备之间的时间通信。本时钟设计采用微控制器,依据GPS时钟信号对本地晶振进行频率测量,根据测量结果实时调整时间单元的匹配计数值和控制IRIG时间码的输出;同时微控制器内部建立一张实时的温度频率表,以供在GPS失步的情况下使用。该系统具有体积小、自适应处理能力强的特点。     

双路、2线霍尔传感器接口方案

sT推出了一系列时钟分配芯片,每条通道输出使能可以独立控制的时钟分配芯片,用于提高嵌入式应用和手持产品的时钟管理精确度。首次推出的产品共有六款,包括双通道STCD1020、三通道STCD1030和四通道STCD1040等。在手机和M2M（机器对机器）通信设备中,利用这些芯片可以把一个主时钟信号分配给多个时钟域,不必再为支持GSM、蓝牙、WLAN、WiMAX或其它射频通信的芯片组以及机顶盒的芯片组配备多个单独的时钟源。随着晶振数量减少,这些产品的可靠性也相应提高。     

基于ADF4360-7的混频器本振源电路设计

在无线通信领域,本振信号对于通信系统的稳定性具有至关重要的作用。采用锁相式频率合成技术,基于锁相环芯片ADF4360-7设计了一种本振源电路。电路产生934MHz、输出功率为-5dBm的本振信号,且与44MHz、输出功率为10dBm的中频调制信号通过混频器进行上变频,从而产生频率为978 MHz、输出功率为8dBm的频率源。通过ADI sim PLL Ver3.4等软件仿真及实验结果表明,生成的频率稳定,其各项指标均满足技术要求,输出相位噪声低,同时具有较好的杂散抑制度。     

利用PC机实现高速数据的精密定时采集

以ＰＣ机Ｉ／Ｏ扩展槽的两个空闲中断源为中断入口，采用简单、灵活的集成电路作为外部时钟电路，使晶报频率经过计数器分频而得各种时钟信号，然后利用ＰＣ机外中断功能，实现两级优先级中断。根据需要，可通过更换晶振的简便方法进一步提高定时精度和时钟速率，从而为完成各种高速数据采集提供了条件。利用本电路和程序，在８０２８６兼容机上实现了高速脉冲信号的精确定时采集，实践证明了本方法的优越性。     

基于数字锁相环的晶振频率同步模块设计

为满足现代通信技术、雷达技术、电子测量以及光电应用领域对高稳定度高准确度时钟的要求,设计了一种基于数字锁相环的晶振同步系统.系统以基于FPGA数字延迟线的高分辨率鉴频鉴相器以及在MicroBlaze核中实现的卡尔曼数字环路滤波器为核心,通过16 bit DAC微调本地晶振振荡频率,使其同步于GPS秒脉冲,从而获得了高准...     

无晶振快速锁定高精度锁相环设计

提出了一种无晶振锁相环结构,可快速锁定所需频率,并对模拟和数字模块分别进行了验证。模拟模块原理与经典结构相似,数字跟踪分频器模块利用初始时PLL不精确时钟搜索系统中的信号,根据搜索到的基准时钟调整PLL的输出,只需一个主机基准信号就可精确锁定所需的时钟频率。     

基于卫星信号实现高精度时钟的设计

高精度时钟是通信网时间同步的基础,介绍了接收卫星导航定位系统的定时信号,校正本地晶振的输出,实现高精度时钟的设计方法。从高精度时钟的总体设计、硬件设计,针对硬件实现的关键技术展开阐述,按照ITU-T G．811标准的表征频率精确度和稳定度进行了测试,测试结果分析完全满足标准要求的指标。     

基于AD9361的DQPSK收发工程实现与测试

针对 AD9361实现DQPSK收发过程中存在的工程实现问题,完成了基于SPI接口的AD9361配置,通过测试定位了：输出端无波形、接收与发射本振时域波形扭曲、输出端谐波分量严重、发射本振与接收本振存在随机相位误差四个疑难问题,采用10MHz SPI时钟、系统时钟设置为40MHz、输出端采用1.4GHz、采用点积叉积进行解调四种方法予以解决。结果表明相关问题解决效果良好,所实现的DQPSK收发性能可靠。     

一种无线传感器网络中汇聚节点的本地时钟和传感器节点的RTC时钟同步校准的方法

为了降低传感器节点的功耗,应尽可能地让传感器节点在没有业务需求时进入休眠状态。由于传感器节点进入休眠状态后只有RTC时钟模块在运行,且RTC模块内部晶体振荡器受温度等因素的影响较大,造成RTC时钟精度不高进而可能会导致传感器节点不能准确地在预设的时间被自动唤醒,无法完成与汇聚节点的通信业务。为此,提出一种新的无线传感器网络中汇聚节点的本地时钟和传感器节点的RTC时钟同步校准方法,该方法摒弃了以往直接对传感器节点内部RTC模块的晶体振荡器进行温度参数补偿的做法,并由传感器节点根据汇聚节点的本地时钟来调整自己的RTC时钟,以便传感器节点和汇聚节点的时钟动态地保持一致。     

OCXO高精度时间维持的自适应修正算法

针对广泛使用的低功耗、低成本、小体积恒温晶体振荡器(OCXO)在没有外部高精度时钟源校正的情况下难以长时间维持高精度授时的问题,分析了OCXO驯服系统的噪声特性以及晶体振荡器的老化特性和温度特性;建立OCXO驯服系统的自适应控制模型并采用增广最小二乘算法,解决了OCXO长时间在没有参考时钟的情况下频率精度降低的问题.在考虑参考时钟失锁条件下,对模型和算法进行仿真验证,结果表明:与常用的OCXO驯服保持模型相比,提出的模型具有最佳的逼近性能.     

时钟抖动测量方法

研究了时钟抖动的测量方法，并根据时钟抖动与ADC采样信号信噪比之间的关系，提出利用信噪比测量时钟抖动的两种方法：（1）通过信噪比与信号频率之间的关系计算时钟抖动的频率扫描法；（2）通过信噪比与信号幅度之间的关系计算时钟抖动的幅度扫描法。同时利用Matlab分别对两种方法进行了仿真和验证。最后用这两种方法分别测量了锁相环时钟和晶振时钟的抖动。测量结果表明，频率扫描法、幅度扫描法测量时钟抖动操作简单、测量精确，并且具有很好的一致性。     

Design and simulation of a standing wave oscillator based PLL

A standing wave oscillator (SWO) is a perfect clock source which can be used to produce a high frequency clock signal with a low skew and high reliability. However, it is difficult to tune the SWO in a wide range of frequencies. We introduce a frequency tunable SWO which uses an inversion mode metal-oxide-semiconductor (IMOS) field-effect transistor as a varactor, and give the simulation results of the frequency tuning range and power dissipation. Based on the frequency tunable SWO, a new phase locked loop (PLL) architecture is presented. This PLL can be used not only as a clock source, but also as a clock distribution network to provide high quality clock signals. The PLL achieves an approximately 50% frequency tuning range when designed in Global Foundry 65 nm 1P9M complementary metal-oxide-semiconductor (CMOS) technology, and can be used directly in a high performance multi-core microprocessor.     

集成于无源UHF RFID标签的新结构CMOS温度传感器

设计了一种集成于无源UHF RFID标签芯片的新结构温度传感器.利用高PSRR共源共栅结构的电流镜偏置电路产生两路温度系数相反的电流,实现了偏置电流对电源电压和温度补偿.与温度相关的脉冲信号由类似差分的结构产生,有效的克服了工艺偏差导致的误差.计数时钟信号由标签内部振荡器提供,振荡器频率受偏置电流控制近似与电源电压和温...     

一种基于TDC的相对频差测量方法

提出了一种基于时间/数字转换器( TDC)的频率差测量方法.该方法使用延迟链和参考时钟结合的TDC直接数字量化频率差.测量系统与非线性标定模块均在现场可编程门阵列( FPGA)中实现.为了对频率差检测精度进行评估,使用振荡器作为仿真输入信号进行了实验.结果显示:所提出的测量方法对ΔF/F的测量噪声可以达到1 ×10-8/ 槡Hz.在实验结果的基础上,对测量噪声的来源进行了分析.     

Specification and Implementation of the Universal Time Coordinated Synchronization Unit (UTCSU)

High-accuracy external clock synchronization can only be achieved with adequate hardware support. We analyze the requirements and present the specification and implementation of an ASIC running under the acronym UTCSU dedicated to that purpose. It is built around an elaborated local clock, which is based on an adder driven by a fixed-frequency oscillator. This novel clock design allows a fine grained rate adjustability apt for maintaining both local time with linear continuous amortization and accuracy information as needed in interval-based clock synchronization. Additional features incorporated in our UTCSU are facilities to timestamp clock synchronization data packets, interfaces to couple GPS receivers, some application support as well as sophisticated self-test machinery. Apart from addressing design and engineering issues of the chip, we also provide a basic programming model.