顺序推理机ECI-SIM

本文提出一种以宿主机+协处理机构造的顺序推理机结构,协处理机采用 INMOS公司的RISC芯片Transputer并以流水线方式工作。文中较为详细地讨论了协处理机中处理器之间的通讯、同步以及系统回溯的实现。     

BJ—01并行计算机体系结构和硬件设计

BJ-01并行计算机系统是一个充分考虑混沌行为研究需要的通用并行计算机系统.它采用MIMD结构和主从式工作方式,其局部存储和共享存储分开,具有多层地址空间.处理机和共享存储模块由高速交叉开关网络连接,采用双向DMA为宿主机和并行处理机提供灵活的通信机制.BJ-01县有协调的系统性能,且具有可扩充性.     

多处理机系统分析

多处理机系统中单个处理机对存储模块有两种访问方式：集中共享存储器和分布共享存储器。为了在访问时间上与高速的处理机相匹配，多处理机系统中要使用CACHE。对于出现的CACHE一致性问题，一般采用写废和写改策略来解决。本文主要讨论多处理机体系结构和Cache一致性问题及解决方法，并举例Sun Enterprise。     

部分分散程控交换机的一种多机通信方案

在程控交换机中的控制系统已逐渐从集中控制方式单处理机系统走向分散方式的多机系统，多机系统中首先要解决的一个问题就是多机通信。本文介绍了一种新的多机通信方案，它采用共享存储器方式进行通信，其互斥协调电路的原理与令牌环方式相同，文中给出了其电原理图并详细分析了它的工作原理。     

ID T7025信号灯在多机系统上的使用

ＩＤＴ７０２５是一种双端口储存器，可以在多处理机系统上作为共享存储器来实现不同处理机之间的信息传递，但多机系统中各处理机之间的相互同步是完成同步并行计算所不可缺少的，文中从硬件和软件两个方面讨论了ＩＤＴ７０２５上的信号灯在多处理机系统ＥＰ－８６０上作为同步部件的设计与使用。     

并行编程技术探讨

本文分别讨论了 共享存储器处理机和多计算机结构这两种并结构的并行编程方法和实现技术，这对于开发分布式编程环境，进行并行编程具有理论意义。     

适用于SIMD并行算法的存储结构

本文给出一种适用于SIMD并行算法的共享存储器设计方案,它允许多个处理机按相应的同步并行算法并行无存取冲突地存取各自的数据,以满足算法执行的需要,该方案包含两部分,即数据在共享存储器内的存放方法和互联网络的结构及其功能,文章最后说明了该方案的若干性能、实现方法和优点。     

Linux平台下基于SIMD编程的模板匹配优化

模板匹配是进行滤波、边缘检测、目标识别和图像匹配的一种基本和有效的方法。但是模板匹配是一种密集型运算，在单处理机上实现耗时较多，但是如采用并行阵列计算机，硬软件成本也会相应提高。所幸Intel处理器提供了MMX／SSE／SSE2指令集，支持指令级SIMD操作。可将模板匹配主要运算部分进行SIMD并行化，在Linux平台下编程实现单处理机上的并行处理。测试结果表明：SIMD大大加快了模板匹配的速度。     

单机UNIX核心的并行化技术

本文主要阐述UNIX源程序从单处理机到共享存储器多处理机系统的移植技术.主要从三个方面介绍:基本移植技术,提高效率技术以及增加新概念.我们在国外研究成果和经验的基础上提出我们对该问题的看法.     

SPP并行I／O处理机的设计与实现

可扩展并行处理机系统有两个需要解决的问题：（１）多级互连网络的延迟；（２）吞吐能力；本文根据ＳＰＰ体系结构的特点和实际应用的需要提出了解决这两个瓶颈问题的有效方法在前端服务器与共享存储器之间设计专用的并行Ｉ／Ｏ处理机作为系统Ｉ／Ｏ设备与ＳＭ／ＳＳＭ的直接数据通路。     

Design and implementation of dual processor block with shared external cache memory

The availability of low cost, high performance microprocessors has led to various designs of shared memory multiprocessor systems. As a result, commercial products which are based on shared memory have been proliferated. Such a multiprocessor system is heavily influenced by the structure of memory system and it is not difficult to find that most configurations include local cache memories. The more processors a system carries, the larger local cache memory is needed to maintain the traffic to and from the shared memory at reasonable level. The implementation of local cache memories, however, is not a simple task because of environmental limitations. In particular, the general lack of board space availability presents a formidable problem. A cache memory system usually needs space mostly to support its complex control logic circuits for the cache itself and network interfaces like snooping logic circuits for shared bus. Although packaging can be made denser to reduce system size, there are still multiple processors per board. It requires a more area-efficient cache memory architecture. This paper presents a design of shared cache for dual processor board of bus-based symmetric multiprocessors. The design and implementation issues are described first and then the evaluation and measurement results are discussed. The shared cache proposed in this paper has been determined to be quite area-efficient without the significant loss of throughput and scalability. It has been implemented as a plug-in unit for TICOM, a prevalent commercial multiprocessor system.     

Linux下RapidIO子系统的分析与实现

针对Linux驱动设计,提出Linux下RapidIO总线驱动的分层结构,其中包括全局层、总线层和设备层,并对每层进行阐述。实现Linux下RapidIO端设备驱动和基于RapidIO总线的全局共享存储,给出其关键实现流程和接口函数,并对全局共享存储实现进行分析,通过对实验数据进行分析得出RapidIO传输的高效性。     

Design and Simulation of the Aquarius-II Multiprocessor

Aquarius-II is a cache coherent multiprocessor system designed for the parallel execution of Prolog programs. It contains two tiers of memory: synchronization memory and high bandwidth (HB) memory. The synchronization memory consists of snooping caches connected to a bus and is used to store rendezvous points, synchronization bits, synchronization variables such as locks and semaphores and most of the write shared data. The HB memory is used to store the bulk of the application program code and data. It contains caches and an inexpensive VLSI chip based crossbar interconnection network to memory. The caches connected to the crossbar do not have full snooping capability. The architecture is evaluated by a full simulation of parallel execution of Prolog programs on Aquarius-II. The design details of the components of the architecture and simulation results are presented. Simulation results indicate that the two tier memory system significantly reduces memory interference and speeds up synchronization when compared to a single bus multi. This shared memory multiprocesor architecture has the potential to support other parallel programming paradigms.     

基于QEMU的外部总线仿真技术

综合嵌入式系统通过外部总线实现各个子系统之间的通信连接。为解决综合嵌入式系统的接口测试问题,采用系统虚拟机仿真综合嵌入式系统的连接方式,通过在虚拟机中创建外部总线仿真模块,配置仿真模块的连接,从而实现虚拟机之间的通信。提出一种基于以太网通信的外部总线仿真结构,以CAN总线仿真为例,在全系统虚拟机QEMU的内部总线上配置与注册外部总线设备,为读写总线设备数据的接口建立共享内存,组织总线协议报文。实验结果表明,通过网络收发报文,可实现总线仿真节点模块之间的数据交换,从而达到仿真总线的数据通信功能。     

8位CPU总线采样记录仪的设计

设计了一种8位CPU总线采样记录仪,对51单片机总线进行采样,从中提取如下4种信息并存储：片外程序代码和地址、片外数据存储器的数据和地址。它基于Altera公司提供的DE0开发板,外接AT89S52单片机最小系统,带触摸LCD和SD卡,在FPGA内实现总线采集模块,共同构建了一个SOPC系统,通过在Nios II中运行的软件对数据进行存储、处理。测试结果表明,采集的数据可使用TXT文件的格式存放在SD卡上,同时可在液晶屏上显示和查找。     

基于Avalon总线的双口RAM与PCI总线数据交换的设计

基于 实验室的某 同步数据采集卡 项目 要求, 需要设计一个数据共享存储器 。 对此项目进行研究分析后, 在 可编程逻辑器件 FPGA 的基础上 设计 了 基于 Avalon 总线 的 单时钟真双端口 模式 的双口 RAM 共享存储器 。 设计该存储器的目的是实现 数据在 FPGA 和上位机之间的双向传输, 为了避免 数据在高速 交换时信息丢包的 现象 的出现 采用奇偶 交换 页的 关键 思想完成 该项目 数字量和时标信息 的 交换。 最后对 所设计的 基于 Avalon 总线的 单时钟真双端口 模式的 RAM 进行 功能方面的 验证测试, 对结果进行了分析发现 所设计的双口 RAM 实现了 数字量和时标信息 在 FPGA 与 计算机 之间 高速有效且不丢包的实时传输。 该设计充分利用了 FPCA 现有 的存储资源,减少了电路设计的复杂性 ,同时达到数据 的 高效率 传输。     

分布式RAID中Cache模块的设计

针对分布式RAID的特殊架构，设计了基于总线侦听方法的Cache模块。该模块采用主存分块映射策略来解决总线侦听方法，由于共享网络总线对带宽要求太高，使用较少带宽、较少的数据操作，提高了分布式RAID的系统性能。对Cache模块设计进行了性能分析，对多处理机系统Cache一致性问题的解决方案进行了分析比较。     

微机接口板的研究与设计

讨论了ISA总线、IO端口地址和存储器空间分配 ,详细介绍了在ISA总线基础上设计用户接口板的方法 ,同时给出了两个具体的例子。     

基于PCI总线的高速大容量数据采集卡

介绍了一种基于PCI总线的高速大容量数据采集卡的设计原理与实现。该采集卡由预处理电路、A／D转换器、同步动态随机存储器(SDRAM)、高频时钟发生器、集成于FPGA芯片的PCI接口控制器和SDRAM控制器组成。它通过PCI总线接口与计算机连接，可完成400MHz／s实时数据采集、512MB实时数据存储。     

PCI总线电机控制卡的WDM设备驱动程序设计

结合基于PCI总线的精密电机运动控制卡，介绍了PCI设备的WDM设备驱动程序的设计过程，PCI设备的获得，I／O端口的读写，内存的读写以及中断的处理，和设备驱动程序的安装。