掺杂高温多晶硅和低温多晶硅的氧化

引言 在双极型半导体集成电路和MOS集成电路中,CVD多晶硅膜广泛用作隔离、互连引线、硅栅、钝化等工艺,近年来采用双层多晶硅工艺的16k以上RAM及BoMos (1)（掩埋氧化物MOS）中的源、漏区、则代表了多晶硅在LSI中新的应用。特别是用作互连引线及双层多晶硅中的多晶硅,必须进行多晶硅氧化,以提供电绝缘,就要求多晶硅氧化层是一层可靠的、电导率低的绝缘材料通常,用作硅栅的多晶硅膜在700℃左右温度下淀积,我们把它称作低温多晶硅。而应用于BoMoS中作源、漏的多晶硅膜是在高     

不同源漏掺杂方式对CCD放大器的影响

通过对CCD片上放大器不同源漏掺杂条件、方块电阻、接触电阻、有效沟道长度的分析研究,确定了源漏工艺条件为磷离子注入能量100keV、剂量5×1015 cm-2。分析了扩散、离子注入源漏掺杂对放大器直流输出的影响,结果表明,当宽长比为4/1时,注入源漏掺杂制作的放大器直流输出与仿真值差异为0.28V,优于扩散工艺。     

一种1.5～2 μm双掺杂多晶硅栅CMOS工艺研究

采用常规Ｐ阱硅栅ＣＭＯＳ改进工艺,进行１．５￣２μｍＣＭＯＳ工艺研究。与常规工艺相比,做出的ＰＭＯＳ管漏源击穿电压可达１８￣２３Ｖ,５Ｖ工作电压下沟道调制效应较小,相应的欧拉电压可达２５￣３０Ｖ,工艺特点在于采用了硼掺杂多晶硅作ＰＭＯＳ管栅电极,磷掺杂多晶硅作ＮＭＯＳ管栅电极。     

多晶硅薄膜晶体管的栅电容模型

多晶硅薄膜晶体管具有独特的栅电容特性,即泄漏区中栅源电容的反常增大和饱和区中栅漏电容由于kink效应的增大.基于Meyer模型,考虑了泄漏产生效应和kink效应,对多晶硅薄膜晶体管的栅漏电容和栅源电容特性进行了建模研究.对实验数据进行拟合发现,提出的模型与实验数据符合得较好,能准确地预测多晶硅薄膜晶体管的栅电容特性.     

多晶硅薄膜晶体管RPI模型的直流参数提取

多晶硅薄膜晶体管(TFT)在有源液晶显示器中的应用充分显示了它的性能优点。对多晶硅TFT进行模型分析和参数提取是理解多晶硅TFT工作原理和指导制备的有效途径。归纳并讨论了多晶硅薄膜晶体管RPI模型直流参数的提取策略。此参数提取步骤简单,并能准确地提取所有工作区的基本直流参数,如阈值电压、漏源区串联寄生电阻、有效沟道长度、迁移率等。参数提取的方法将为RPI模型的电路仿真提供有益的参考。最后,提出了改进RPI模型参数提取策略的方向,包括提高泄漏电流参数、迁移率参数的准确度等。     

多晶硅薄膜晶体管源漏轻掺杂结构的优化设计

应用场助热电子发射(thermionic field emission)模型合理地分析了多晶硅薄膜晶体管中显著漏电流与器件参数及电极电压等因素间的内在关系,讨论了源漏轻掺杂结构在抑制漏电流方面的物理机制,并给出轻掺杂结构参数(如轻掺杂浓度、轻掺杂区域长度等)的优化设计,为多晶硅薄膜晶体管的器件设计提供了可靠的理论依据.     

多晶硅薄膜晶体管源漏轻掺杂结构的优化设计

应用场助热电子发射(thermionic field emission)模型合理地分析了多晶硅薄膜晶体管中显著漏电流与器件参数及电极电压等因素间的内在关系,讨论了源漏轻掺杂结构在抑制漏电流方面的物理机制,并给出轻掺杂结构参数(如轻掺杂浓度、轻掺杂区域长度等)的优化设计,为多晶硅薄膜晶体管的器件设计提供了可靠的理论依据.     

亚0.1μm栅长CMOS器件和电路的研制

利用侧墙图形转移实现亚0.1μm栅线条,重掺杂多晶硅做固相扩散源实现CMOS晶体管超浅源漏扩展区,并且将二者有机结合起来,成功实现了栅长约为84.6nm的CMOS器件和电路.报道了利用重掺杂多晶硅固相扩散同时实现CMOS源漏扩展区的方法.     

亚0.1μm栅长CMOS器件和电路的研制

利用侧墙图形转移实现亚 0 .1μm栅线条 ,重掺杂多晶硅做固相扩散源实现 CMOS晶体管超浅源漏扩展区 ,并且将二者有机结合起来 ,成功实现了栅长约为 84 .6 nm的 CMOS器件和电路 .报道了利用重掺杂多晶硅固相扩散同时实现 CMOS源漏扩展区的方法 .     

制造短沟MOSFET的新方法

研究了用自对准制作短沟MOS FET的新技术。进行离子腐蚀时,若将平行离子束从倾斜方向进行照射,抗蚀剂下的阴影部分不会被腐蚀。利用这种效果再与剥离法并用,仅用一次掩模就可制作源、漏、栅,不必要对位。用此技术试制了沟道长度为1～2.6μm的多晶硅棚MOS FET。     

源漏轻掺杂结构多晶硅薄膜晶体管模拟研究

采用同型结模型模拟计算了源漏轻掺杂结构的关态漏析电流,同时考虑热电子效应修正漏极电流模拟结果,使漏极电流降低到10^-11A量级,晶体管的开关电流比值达到10^6量级,模拟研究掺杂区浓度和宽度与多晶硅薄膜晶体管开关电流比的变化关系。     

薄膜全耗尽SOI CMOS器件和电路

对全耗尽SOI(FD SOI)CMOS器件和电路进行了研究,硅膜厚度为70nm.器件采用双多晶硅栅结构,即NMOS器件采用P+多晶硅栅,PMOS器件采用N+多晶硅栅,在轻沟道掺杂条件下,得到器件的阈值电压接近0.7V.为了减小源漏电阻以及防止在沟道边缘出现空洞(Voids),采用了注Ge硅化物工艺,源漏方块电阻约为5.2Ω/□.经过工艺流片,获得了性能良好的器件和电路.其中当工作电压为5V时,0.8μm 101级环振单级延迟为45ps.     

电子回旋共振等离子氢钝化的高性能多晶硅薄膜晶体管

利用激光再结晶多条结构多晶硅膜作为半导体,研制出电子回旋共振(ECR)等离子氢钝化的高性能薄膜晶体管(TFT)。这些多晶硅TFT具有n沟道增强型特性,如大的跨导、高的开关比和低至0.4伏的阈值电压。为了获得TFT的理想特性,用激光再结晶多晶硅的ECR等离子氢钝化能有效地降低多晶硅的陷阱密度和大幅度提高载流子迁移率。通过这种钝化,多晶硅晶界性能得以改善,增加了TFT的跨导(gm),减小了源、漏极之间的漏电流。显然,这些高性能的TFT能得到高达2.5×10~9的开关比和低至10_(-14)A数量级的漏电流。     

自缓释镍源的横向诱导晶化多晶硅薄膜晶体管

以镍硅合金靶作为溅射源,采用磁控溅射方法制备了一种自缓释镍源. 控制合适的自缓释镍源的准备条件,以单一方向横向晶化条件对非晶硅薄膜进行再晶化,可以获得低残余镍含量、大晶粒、高薄膜质量的多晶硅. 以此多晶硅为有源层进行了薄膜晶体管研究. 制备的p型TFT器件具有良好的特性,可有效地减小漏电流,同时具有很好的均匀性和稳定性.     

自缓释镍源的横向诱导晶化多晶硅薄膜晶体管

以镍硅合金靶作为溅射源,采用磁控溅射方法制备了一种自缓释镍源.控制合适的自缓释镍源的准备条件,以单一方向横向晶化条件对非晶硅薄膜进行再晶化,可以获得低残余镍含量、大晶粒、高薄膜质量的多晶硅.以此多晶硅为有源层进行了薄膜晶体管研究.制备的p型TFT器件具有良好的特性,可有效地减小漏电流,同时具有很好的均匀性和稳定性.     

TiSi_2/n~+poly-Si复合结构热处理对磷再分布及RIE的影响

本文对热处理过程中多晶硅中掺杂磷在 TiSi_2/n+poly-Si复合结构中的再分布行为和产生原因及其对RIE刻蚀的影响进行了系统的研究,提出了抑制高掺杂多晶硅中磷外扩散的方法和微图形成形应在退火前完成的建议.研制成的沟道长度为 0.6 μm的 TiSi_2polycide结构 LDD NMOSFET’S性能优良.     

应变PMOS二维阈值电压解析模型

利用准二维方法求解二维泊松方程,建立了锗硅源漏单轴应变PMOS阈值电压的二维解析模型,理论计算结果和实验报道的结果能很好吻合。研究了不同沟道长度和漏压情况下的沟道表面势,分析了沟道长度、漏压及锗硅源漏中锗摩尔组分等参数对阈值电压的影响。利用TCAD工具进行仿真模拟,结果表明,沟道长度和漏压是单轴应变PMOS阈值电压漂移的主要影响因素,而锗摩尔组分在一定成分范围内影响较小。     

薄膜全耗尽SOICMOS器件和电路

对全耗尽 SOI(FD SOI) CMOS器件和电路进行了研究 ,硅膜厚度为 70 nm.器件采用双多晶硅栅结构 ,即NMOS器件采用 P+多晶硅栅 ,PMOS器件采用 N+多晶硅栅 ,在轻沟道掺杂条件下 ,得到器件的阈值电压接近0 .7V.为了减小源漏电阻以及防止在沟道边缘出现空洞 (V oids) ,采用了注 Ge硅化物工艺 ,源漏方块电阻约为5 .2Ω /□ .经过工艺流片 ,获得了性能良好的器件和电路 .其中当工作电压为 5 V时 ,0 .8μm 10 1级环振单级延迟为 45 ps     

选择性外延隔离P^＋多晶硅栅PMOSFET

在离子注入埋层的硅片上,以SiO_2层为掩膜和隔离,生长了选择性外延(SEG)单晶硅层,并在此外延层上制作了P~+掺杂的多晶硅栅PMOSFET。浅源漏结的P~+多晶硅栅PMOSFET是使用一次离子注入同时完成栅与源漏的掺杂注入,并由低温退火与快速热退火完成杂质的再分布推进。测试结果表明PMOSFET的短沟道效应明显减小。     

SOI CMOS器件研究

利用0．35μm工艺条件实现了性能优良的小尺寸全耗尽的器件硅绝缘体技术（SOI）互补金属氧化物半导体（FD SOI CMOS）器件,器件制作采用双多晶硅栅工艺、低掺杂浓度源／漏（LDD）结构以及突起的源漏区。这种结构的器件防止漏的击穿,减小短沟道效应（SCE）和漏感应势垒降低效应（DIBL）;突起的源漏区增加了源漏区的厚度并减小源漏区的串联电阻,增强了器件的电流驱动能力。设计了101级环形振荡器电路,并对该电路进行测试与分析。根据在3V工作电压下环形振荡器电路的振荡波形图,计算出其单级门延迟时间为45ps,远小于体硅CMOS的单级门延迟时间。