一种用于CIS的快速低噪声CMOS缓冲器

基于TSMC0.13μm CMOS工艺,设计了一种用于CMOS图像传感器(CIS)的快速低噪声缓冲器。该缓冲器的面积相对较低,输出级采用改进式AB类输出级,不仅保证了建立速度,而且还能抑制由于电路结构不对称而带来的噪声。采用调零电阻补偿保证不同corner下的稳定性。仿真结果表明:在室温tt工艺下功耗为10μW,建立时间为8ns,低频输出噪声100dB,适用在各种高速度低功耗场合。     

一种低抖动低杂散的亚采样锁相环

设计了一个5.156 25 GHz低抖动、低杂散的亚采样锁相环,使用正交压控振荡器产生4路等相位间隔时钟。分析了电荷泵的杂散理论,使用差分缓冲器和互补开关对实现了低杂散。使用Dummy采样器和隔断缓冲器,进一步减小了压控振荡器对杂散的恶化。该亚采样锁相环在40 nm CMOS工艺下实现,在1.1 V的供电电压下,功耗为7.55 mW;在156.25 MHz频偏处,杂散为-81.66 dBc;亚采样锁相环输出时钟的相位噪声在10 kHz~100 MHz区间内积分,得到均方根抖动为0.26 ps。     

一种缓冲器阻抗动态调整的LDO

提出了一种缓冲器阻抗动态调整的LDO结构。采用并联负反馈和阻抗动态调整技术,显著降低了缓冲级的输出阻抗,没有增加额外的静态电流,功率管栅极极点始终远在单位增益带宽之外,对稳定性没有影响。该缓冲级增大了功率管栅极的摆率,提高了LDO瞬态响应性能。基于TSMC 0.18 μm 3.3 V CMOS工艺进行设计,该LDO的输出电压为1.8 V,压差电压为0.2 V,最大输出电流为100 mA。仿真结果显示,LDO的静态电流只有5 μA,当负载电流在10 ns内从0 mA跳变到100 mA时,输出欠冲和过冲电压分别为88.2 mV和34.8 mV。     

连续输出全集成开关电容带隙基准电路

本文提出了一种新型的开关电容带隙基准电路。电路采用双通道开关电容求和电路,能够连续输出基准电压,同时采用输出缓冲电路降低电压过冲,无需片外滤波电容。本设计采用NEC 0.35μm CMOS工艺,使用Hspice仿真软件对电路进行仿真。仿真结果表明:在典型参数情况下,该电路能够连续输出过冲为50μV的基准电压,在-20℃～80℃范围内,其输出电压的温度系数为15.4ppm/℃。     

一种高速低过冲电荷泵电路的设计

为了有效降低传统电荷泵电路的充放电过冲电流,提高电荷泵输出控制电压的稳定性,提出、设计并实现了一种高速低过冲的电荷泵结构,该电路适用于高速锁相环及时钟数据恢复电路.电路在电源电压为1.2 V的0.13 μm CMOS工艺下设计实现,并对版图数据进行了HSPICE模拟,其结果表明,电路在2.5 GHz的速度下能很好的工作,同时电流过冲相比传统电荷泵下降了70%.     

一种新颖的多值基准输出缓冲器设计

对比分析了不同结构的传统多值基准输出缓冲器,提出了一种新颖的多值基准输出缓冲器结构.采用PMOS输出结构提高了输出电压摆幅,利用低输出阻抗结构加快了瞬态响应速度,解决了传统结构无法兼具高输出与快响应的矛盾,电路功耗低、易补偿.基于0.15 μm标准CMOS工艺,用Hspice软件对电路进行仿真.仿真结果表明,当电源电压...     

一种低功耗高精度Sigma-Delta调制器

提出了一种改进的三阶单环Sigma-Delta调制器,噪声传递函数采用前馈方式实现极点,降低了积分器输出信号的幅度,从而降低功耗;采用局部反馈实现零点,从而优化了输出信噪比。采用0.35μm CMOS工艺设计了该调制器,过采样率128,信号带宽24kHz,分辨率16bit,在3.3V工作电压下,模拟电路部分功耗2.7mW,数字部分功耗0.5mW。电路用开关电容技术实现,在HSPICE中通过多工艺角验证。     

CMOS毫米波低相噪级联双锁相环频率综合器设计北大核心

采用65 nm CMOS工艺，设计了一种低相噪级联双锁相环毫米波频率综合器。该频率综合器采用两级锁相环级联的结构，减轻了单级毫米波频率综合器带内和带外相位噪声受带宽的影响。时间数字转换器采用游标卡尺型结构，改善了PVT变化下时间数字转换器的量化线性度。数字环路滤波器采用自动环路增益控制技术来自适应调节环路带宽，以提高频率综合器的性能。振荡器采用噪声循环技术，减小了注入到谐振腔的噪声，进而改善了振荡器的相位噪声。后仿真结果表明，在1.2 V电源电压下，该频率综合器可输出的频率范围为22～26 GHz,在输出频率为24 GHz时，相位噪声为-104.8 dBc/Hz@1 MHz,功耗为46.8 mW。     

一种GHz高频应用的低失调高速CMOS动态比较器

提出了一种由改进的前置差分运算放大器和差分式锁存器构成的高频、高速、低失调电压的动态比较器。前置预差分放大器采用PMOS交叉互连的负载结构,提升差模增益,进而减小输入失调。后置输出级锁存器采用差分双尾电流源抑制共模噪声,改善输出级失调,并加速比较过程。采用一个时钟控制的开关晶体管替代传统复位模块,优化版图面积,在锁存器中构建正反馈回路,加速了比较信号的复位和输出建立过程。采用65 nm/1.2 V标准CMOS工艺完成电路设计,结合Cadence Spectre工艺角和蒙特卡洛仿真分析对该动态比较器的延时、失调电压和功耗特性进行评估。结果表明,在1.2 V电源电压和1 GHz采样时钟控制下,平均功耗为117.1 μW;最差SS工艺角对应的最大输出延迟仅为153.4 ps;1 000次蒙特卡罗仿真求得的平均失调电压低至1.53 mV。与其他比较器相比,该动态比较器的电压失调和高速延时等参数有明显优势。     

基于RF接收机的过冲性能优化分析

可变增益控制是RF接收机的通用功能,它包括程控衰减器和放大器。可编程增益控制单元一般采用CMOS结构的开关器件。采用半导体制造技术制造的CMOS结构开关器件存在非理想特性,其中开关切换过程残留电荷是一种非理想特性。如果CMOS开关器件位于信号通路,开关切换残留电荷会传导到下一级电路,从而影响系统的瞬态性能,干扰RF接收机对获取信号的判断。通过在技术上的设计来减小开关过冲是CMOS结构开关器件的设计难点之一。针对这一特性,进行了理论分析并提出了解决方案。通过对几种解决方案的对比,给出了各自的特点。最后通过差分抑制过冲的实测结果分析,表明此方法具备较优效果。