基于FPGA的DDS＋DPLL跳频信号源设计

针对跳频通信系统有固有噪声的特点,结合DDS＋DPLL高分辨率、高频率捷变速度的优点,并采用Altera公司的Quartus-Ⅱ_10.1软件进行设计综合,提出了一种新型的跳频信号源。结果表明,该设计中DPLL时钟可达到120MHz,性能较高,而仅使用了30个LUT和18个触发器,占用资源很少。     

一种基于GRO TDC的高精度片上电源噪声监测方法

介绍了一种以数字模块为主的高精度片上电源噪声监测方法。该方法使用基于门控环形振荡器(GRO)的时间数字转换器(TDC),并有效地利用GRO每一级的信息,可得到比只利用GRO一级作为输出的方法高29倍的精度。基于65nm CMOS工艺,实现了该电源噪声监测器电路,有源区面积为0.014mm2,在1V电源电压下功耗为1.05mW。     

一种基于维纳延迟环的高线性度TDC

设计了一种基于维纳延迟环的时间数字转换器(TDC)。该TDC基于TSMC 0.18 μm CMOS工艺进行设计,实现了高分辨率和高线性度。采用一种新型环形传播延迟结构来代替时钟信号,相比传统结构,减少了1组粗-精2级插值器的使用。粗计数器由该新型环形传播延迟结构和6位计数器构成,实现了输入的START信号与周期信号同步,测量动态范围达到208 ns。粗-精2级插值器中,第1级由粗插值器和同步器构成,第2级是一个基于单阶维纳环的精插值器。利用维纳环的循环滑动测量技术,有效提高了TDC的转换线性度。仿真结果表明,该TDC的分辨精度可达10 ps,微分非线性低于20 ps,积分非线性低于30 ps。     

一种自校准全数字TDC的设计

随着工艺技术的进步,基于CMOS工艺的全数字时间数字转换器(TDC)受到了广泛关注,在测量、测距、计量等领域得到了广泛应用。提出了一种具有自校准算法、结构简单、测量精度稳定的全数字TDC设计方案。可通过专用全数字集成电路设计流程进行快速设计并实现,电路具有面积小、功耗低、成本低、可移植性强等优点。使用Verilog HDL语言进行RTL级描述,运用Design Compiler进行综合,产生门级网表,通过VCS和Hspice进行仿真验证。应用自校准算法后,与现有的TDC设计方法相比,电路的INL得到了明显提高,满足大量程、稳定精度的测量要求。     

一种用于TDC的低功耗多相时钟生成电路北大核心

在无人机3D地形测绘中，作为核心模块的时间数字转换器(TDC)需要具有远距离测量能力和高测量分辨率。基于对测距系统的长续航、公里级测距能力和厘米级测量精度的综合考量，文章设计了一种用于TDC的低功耗多相位时钟生成电路。采用了伪差分环形压控振荡器，通过优化交叉耦合结构，在保证低功耗的前提下，提升了信号边缘的斜率，增强了时钟的抖动性能和对电源噪声的抑制能力。在电荷泵设计中，通过对环路带宽的考量选取了极低的偏置电流，在进一步降低功耗的同时缩小了环路滤波器的面积。基于SMIC 180 nm CMOS工艺完成了对多相时钟生成电路的设计。仿真结果表明，在400 MHz的输出频率下，环路带宽稳定在1 MHz。该电路在不同工艺角下均能达到较快的锁定速度，相位噪声为-88 dBc@1 MHz,功耗为1 mW,均方根抖动为27 ps,满足厘米级测距的精度需求。     

一种电力专用SOC的低功耗小面积ADPLL设计

智能电网电弧检测片上系统(SOC)芯片需要高性能的锁相环为其提供各种频率的时钟.设计了一种面积小、功耗低、输出频率范围大且锁定精度高的全部基于数字标准单元的全数字锁相环(ADPLL).该ADPLL基于环形结构的全新的数控振荡器(DCO)设计,通过控制与反相器并联的三态缓冲器的导通数量控制反相器电流进行频率粗调,使DCO具有1.2～2.6 GHz的调节范围.通过控制与反相器输出端并联逻辑门的导通数量控制其负载电容进行频率细调,并通过基于夹逼原理的控制字搜索算法找到DCO的最佳控制字.仿真结果表明,ADPLL锁定后输出时钟的均方根周期抖动控制在3 ps以内,并且其在55 nm CMOS工艺下的面积仅为60 μm×60 μm,功耗为1 mW左右.     

一种用于低功耗TDC系统基于D触发器链的TDC使能电路

时间数字转换器(Time-to-Digital Converter, TDC)是全数字锁相环(All-Digital Phase-Locked Loop, ADPLL)中的一个重要模块,其功耗也是ADPLL系统总功耗的主要部分。针对伪差分反相器链结构的TDC,提出了一种功能不受亚稳态影响的基于D触发器链的TDC使能电路,并对TDC的结构进行改进,以降低TDC系统的功耗。采用SMIC 0.18 μm CMOS工艺对电路进行设计和仿真,仿真结果表明,TDC系统的功耗可以降低74%以上。     

一种高阶线性FIR滤波器设计

为了解决高阶线性FIR滤波器占用查找表资源过多的问题,提出了一种采用对称查找表的分布式结构。利用线性FIR滤波器系数对称的特点,设计了深度更小的对称查找表。采用时分复用技术和流水线技术,有效节约了查找表资源,提高了FIR滤波器的运行频率。在Xilinx XC5VLX110T FPGA芯片上,实现了1 023阶的基于对称查找表的FIR滤波器。结果表明,相比于分段查找表结构,对称查找表结构的FIR滤波器节约了48%的Block Rom资源,提升了15%的最高时钟频率。     

一种基于CORDIC算法的高精度数控振荡的ASIC设计

提出了一种基于CORDIC(COordinate Rotation Digital Computer)算法的流水线型数控振荡器的实现方法。硬件描述语言的仿真与综合结果表明，采用这种方法设计的数控振荡器精度高、误差小、结构简单；与基于查找表的数控振荡器相比，更易于ASIC实现。     

高速数字锁相环CD74HCT927的原理及应用

CD74HCT297是TI公司生产的一种高速数字锁相环，它具有高速度，低功耗等特点，通过对该锁相环的K计数器的A、B、C、D值进行数字可编程设置，可改变捕获带宽和锁定时间，从而大大提高数字锁相环的灵活性，文中介绍了该锁相环的结构性能和典型应用电路。     

The design of an All-Digital Phase-Locked Loop with low jitter based on ISF analysis

A low jitter All-Digital Phase-Locked Loop （ADPLL） used as a clock generator is designed. The Digital-Controlled Oscillator （DCO） for this ADPLL is a seven-stage ring oscillator with the delay of each stage changeable. Based on the Impulse Sensitivity Function （ISF） analysis, an effective way is proposed to reduce the ADPLL＇s jitter by the careful design of the sizes of the inverters used in the DCO with a simple architecture other than a complex one. The ADPLL is implemented in a 0.18μm CMOS process with 1.SV supply voltage, occupies 0.046mm^2 of on-chip area. According to the measured results, the ADPLL can operate from 108MHz to 304MHz, and the peak-to-peak jitter is 139ps when the DCO＇s output frequency is 188MHz.     

基于噪声分析的低抖动全数字锁相环的设计

设计了一个用于时钟产生的全数字锁相环(ADPLL),其数控振荡器(DCO)采用9级环形振荡器,每级延迟单元的延迟时间均是可调的,各级倒相器的尺寸经过精确设计.该电路基于SMIC 0.13μm CMOS工艺,采用1.2 V电源供电,整个芯片的面积为0.13485 mm2.示波器测试结果表明,锁相环的捕获频率范围为100～500 MHz,输出频率为202.75 MHz时,峰-峰值抖动为133 ps,RMS抖动为46 ps.     

基于TDC芯片的窄脉宽测量系统设计

通过介绍一个基于TDC(时间-数字转换器)芯片的高精度窄脉宽发生、测量和自校准电路,提出一种新的窄脉宽测量方法.文中论述了电路自校准原理.系统分为分频模块、延时模块、数字选择模块和显示模块4部分,实现过程简单,电路精度可调,最高精度为125 ps,功耗极低.     

辐照加固的500MHz锁相环设计

设计了一款与CSMC 0.5μm CMOS工艺兼容的频率为500 MHz的辐照加固整数型锁相环电路,研究了总剂量辐照以及单粒子事件对锁相环电路主要模块及整个系统性能的影响。此外,通过修正BSIM3V3模型的参数以及施加脉冲电流源来模拟总剂量辐照效应和单粒子事件,对锁相环整体电路进行了电路模拟仿真以及版图寄生参数提取后仿真。模拟结果表明,辐照总剂量为1Mrad(Si)时锁相环电路仍能正常工作,产生270.58~451.64 MHz的时钟输出,峰峰值抖动小于100 ps,锁定时间小于4μs;同时在对单粒子事件敏感的数字电路的主要节点处施加脉冲电流源后,锁相环电路均能在短时间内产生稳定的输出。     

基于门延时的数字TDC电路设计

为了扩大时间数字转换(Time to Digital Converter,TDC)的测量范围并提高其分辨率,确保测量结果的正确有效,提出了一种数字TDC电路的设计方法.采用与工艺无关的环形门延时单元的设计方法,缩小了电路规模,且可以方便地移植到其它系统中.通过Verilog HDL语言对该设计进行了RTL级的描述,最后通过了时序仿真和FPGA验证.该设计方法与现有设计方法相比,使用较少的逻辑资源达到了大量程高精度的测量要求,计数结果正确稳定.     

一种应用于TDC的低抖动延迟锁相环电路设计

本文采用双延迟线和防错锁控制结构,结合对电荷泵等关键模块版图对称性的匹配控制,设计了一种针对（Time-to-Digital Converter,TDC）应用的宽动态锁定范围、低静态相位误差延迟锁相环（Delay-Locked Loop,DLL）电路.基于TSMC 0.35μm CMOS工艺,完成了电路的仿真和流片验证.测试结果表明,DLL频率锁定范围为40MHz-200MHz;静态相位误差161ps@125MHz;在无噪声输入的理想时钟驱动下,200MHz频率点下的峰-峰值抖动最大为85.3ps,均方根抖动最大为9.44ps,可满足亚纳秒级时间分辨的TDC应用需求.     

基于雷米兹交换算法设计线性相位对数FIR滤波器

根据线性相位对数FIR滤波器幅度响应与线性相位FIR滤波器幅度响应的关系 ,将线性相位对数滤波器设计转换为线性相位FIR滤波器设计。该方法直接采用雷米兹交换算法即可获得线性相位对数滤波器通带和阻带的等纹波特性。另外 ,该方法既可基于频域均匀采样也可基于频域非均匀采样 ,具有一定的通用性和灵活性     

基于改进混合蛙跳算法的图像增强处理研究

针对图像增强的特点,提出改进混合蛙跳算法。首先对混合蛙跳的更新采用自适应的阈值选择策略,并对每只蛙的目标函数值赋予一定的概率分布,增加了得到更优蛙的机会;接着在混沌系统下,随机产生混沌序列,将混沌变量映射到优化变量的取值范围中,混合蛙跳可以遍历整个区间,这样得到群体最优位置;最后采用Beta函数实现图像增强。实验结果表明,此算法对图像增强效果明显,清晰度较高。     

基于TDC的二级频率标准驯服算法

利用全球定位系统(GPS)接收到的秒脉冲(1PPS),对常见的二级频率源温补晶振(TCXO)和相干布局囚禁(CPT)原子钟驯服开展研究。设计了硬件锁相环的驯服方案,利用时间数字转换器(TDC)测量本地分频1PPS与GPS接收机收到的1PPS时间差,实现本地信号相对GPS时间信号的锁定。锁定之后,TCXO实现了万秒稳定度为8.5×10^-12,驯服后3.5×10⁴ s的平均频率准确度提升至5倍以上。此外,深入研究了CPT原子钟的噪声模型,在Matlab上对其进行仿真,建立起频率白噪声和频率随机游走噪声在阿伦方差曲线上的对应关系,对比了平均滤波和平均滤波+卡尔曼滤波2种滤波测频方案对CPT原子钟的驯服效果,频率稳定度在5×10⁴ s时有一个数量级的提升。     

一种基于模糊逻辑的图像增强算法

在分析Pal模糊增强算法不足的基础上，提出了一种改进的模糊增强算法，该算法简化了Pal算法中复杂的变换和逆变换运算，并采用新的增强算子，可根据不同类型的图像动态调整隶属度阅值υc，克服了Pal算法中隶属度阅值设置为固定值的不足，而且减少了迭代次数。实验证明，该算法适用面广，尤其时对于灰度范围相对比较集中的低对比度的医学图像，处理效果更佳。