浮栅结构SOI LDMOS 器件的模拟研究

研究了一种具有浮栅结构的SOI LDMOS(FGSOI LDMOS)器件模型,并分析了该结构的耐压机理,通过Silvaco TCAD软件对该结构进行仿真优化。通过仿真验证可知,该结构通过类场板的结终端技术可以调节器件的横向电场,从而得到比普通SOI LDMOS器件更高的耐压并且降低了器件的比导通电阻。仿真结果表明,该结构与普通SOI LDMOS器件结构在相同的尺寸条件下耐压提高了41%,比导通电阻降低了21.9%。     

利用P型场环调节表面电场的积累层LDMOS

提出了一种在N型外延层中带有P型场环的积累层LDMOS。当器件耐压时,N型漂移区中浮空P型场环能调节漂移区的电场分布,以提高器件的耐压。当器件正向导通时,漂移区上方介质层的多晶硅二极管会在漂移区表面形成一层电子积累层,大幅提高器件的导电能力,从而降低器件的比导通电阻。数值仿真结果表明,该LDMOS的比导通电阻从传统结构的371 mΩ·cm²降低到60.9 mΩ·cm²。相比于没有场环的传统结构,该LDMOS的耐压从660 V提高到765 V。     

一种新型高压Triple RESURF SOI LDMOS

提出了一种新型Triple RESURF SOI LDMOS结构,该结构有一个Ｐ型埋层。首先,耗尽层能够在Ｐ型埋层的上下同时扩展与Triple RESURF机理相同,使得漂移区浓度提高,导通电阻降低。其次,当漂移区浓度较高时,Ｐ型埋层起到了降低体内电场的作用,并能够提高漏端纵向电场使得其电场分布更加均匀从而耐压增加。Triple RESURF结构在SOI LDMOS中首次提出。在６微米厚的SOI层以及２微米厚的埋氧层中获得了耐压300V的Triple RESURF SOI LDMOS,其导通电阻从Double RESURF SOI LDMOS的17.2mΩ.cm2降低到13.8mΩ.cm2。当外延层厚度增加时, Triple RESURF结构的效果更加明显,在相同耐压下,相对于Double RESURF,该结构能够在400V和550V的SOI LDMOS中分别降低29%和38%的导通电阻。     

埋部分P+层背栅SOI高压器件新结构

提出了一种埋部分P+层的背栅SOI(Buried Partial P+ layer SOI,BPP+SOI)高压器件新结构.部分P+层的引入不仅有效地增强了源端埋氧层电场,而且还降低了源端PN结表面电场,使器件击穿电压随背栅压的增加而大幅增加,比导通电阻也显著降低.仿真结果表明,在漂移区长度为150μm,背栅压为650V时,BPP+SOI的耐压较常规结构提高了84.9%;在漂移区为120μm,耐压相同的情况下,BPP+SOI的比导通电阻较常规结构降低了31%.     

200 V高压SOI PLDMOS研究

提出了一种200V高压SOI PLDMOS器件结构,重点研究了SOI LDMOS的击穿电压、导通电阻等电参数与漂移区注入剂量、漏端缓冲层、Nbody注入剂量及场极板长度等之间的关系。经过专业半导体仿真软件TSUPREM-4和MEDICI模拟仿真,在0.8μm埋氧层、10μmSOI层材料上设计得到了关态耐压248V、开态饱和电流2.5×10-4A/μm、导通电阻2.1（105Ω＊μm的SOI PLDMOS,该器件可以满足PDP扫描驱动芯片等的应用需求。     

埋层低掺杂漏SOI高压器件的击穿电压

提出一种具有埋层低掺杂漏(BLD)SOI高压器件新结构。其机理是埋层附加电场调制耐压层电场,使漂移区电荷共享效应增强,降低沟道边缘电场,在漂移区中部产生新的电场峰。埋层电中性作用增加漂移区优化掺杂浓度,导通电阻降低;低掺杂漏区在漏极附近形成缓冲层,改善漏极击穿特性。借助二维半导体仿真器MEDICI,研究漂移区浓度和厚度对击穿电压的影响,获得改善击穿电压和导通电阻折中关系的途径。在器件参数优化理论的指导下,成功研制了700V的SOI高压器件。结果表明:BLD SOI结构击穿电压由均匀漂移区器件的204V提高到275V,比导通电阻下降25%。     

双n型深阱隔离式高压n型沟道LDMOS器件设计

为了进一步优化高压LDMOS器件的耐压和比导通电阻的关系,提出了一种新颖的隔离式双n型深阱高压n型沟道LDMOS器件结构。采用独特的双n型深阱结构工艺替代传统结构工艺中的单n型深阱,解决了垂直方向上的pnp(p型阱-DNW-p型衬底)穿通问题和横向漏端扩展区的耐压与比导通电阻的优化问题的矛盾。器件仿真和硅晶圆测试数据显示,在0.35μm的工艺平台上,采用新结构的器件在满足100 V的耐压下,比导通电阻达到122 mΩ·mm2。同时,非埋层工艺使成本大幅下降。     

低比导通电阻P埋层SOI双介质槽MOSFET

提出了一种带P型埋层的新型SOI双介质槽MOSFET.通过在SOI层底部引入P型埋层作为补偿,在耐压优化情况下增加漂移区的浓度,降低了比导通电阻.MEDICI TCAD仿真结果表明:在281 V击穿电压下,该结构的比导通电阻为4.6 mΩ·cm2,与不带P型埋层的结构相比,在达到同样耐压的情况下,比导通电阻降低了19％.     

一种RESURF效应增强的高压低阻槽型SOI LDMOS

本文提出一种RESURF效应增强（Enhanced RESURF Effect）的高压低阻SOI LDMOS（ER-LDMOS）新结构,并研究其工作机理。ER-LDMOS的主要特征是：漂移区中具有氧化物槽;氧化物槽靠近体区一侧具有P条;氧化物槽下方的N型漂移区中具有埋P层。首先,从体区延伸到氧化物槽底部的P条,不仅起到纵向结终端扩展的作用,而且具有纵向RESURF效果,此二者都优化体内电场分布且提高漂移区掺杂浓度;其次,埋P层在漂移区中形成triple RESURF效果,能够进一步优化体内电场并降低导通电阻;第三,漂移区中的氧化物槽沿纵向折叠漂移区,减小了器件元胞尺寸,进一步降低比导通电阻;第四,P条、埋P层、氧化物槽和埋氧层对N型漂移区形成多维耗尽作用,实现增强的RESURF效应,可达到提高漂移区掺杂浓度与优化电场分布的目的,从而降低导通电阻且提高器件耐压。仿真结果表明,在相同的器件尺寸参数下,与常规槽型SOI LDMOS相比,ER-LDMOS击穿电压提高67%,比导通电阻降低91%。     

一种超低比导通电阻的L型栅漏极LDMOS

提出了一种具有超低比导通电阻的L型栅漏极LDMOS器件。该器件在两个氧化槽中分别制作L型多晶硅槽栅。漏极n型重掺杂区向下延伸,与衬底表面重掺杂的n型埋层相接形成L型漏极。L型栅极不仅可以降低导通电阻,还具有纵向栅场板的特性,可有效改善表面电场分布,提高击穿电压。L型漏极为电流提供了低阻通路,降低了导通电阻。另外,氧化槽折叠漂移区使得在相同耐压下元胞尺寸及导通电阻减小。二维数值模拟软件分析表明,在漂移区长度为0.9 μm时,器件耐压达到83 V,比导通电阻仅为0.13 mΩ·cm²。