DCIV技术表征MOS/SOI界面陷阱能级密度分布

基于直流电流电压(DCIV)理论和界面陷阱能级U型对称分布模型,可以获取硅界面陷阱在禁带中的分布,即利用沟道界面陷阱引起的界面复合电流与不同源/漏-体正偏电压(Vpn)的函数关系,求出对应每个Vpn的有效界面陷阱面密度(Neff),通过Neff函数与求出的每个Neff值作最小二乘拟合,将拟合参数代入界面陷阱能级密度(DIT)函数式,作出DIT的本征分布图.分别对部分耗尽的nMOS/SOI和pMOS/SOI器件进行测试,得到了预期的界面复合电流曲线,并给出了器件界面陷阱能级密度的U型分布图.结果表明,两种器件在禁带中央附近的陷阱能级密度量级均为109 cm-2·eV-1,而远离禁带中央的陷阱能级密度量级为1011 cm-2·eV-1.     

复合栅控二极管新技术提取热载流子诱生的NMOS/SOI器件界面陷阱的横向分布

提出了用复合栅控二极管新技术提取MOS/SOI器件界面陷阱沿沟道横向分布的原理,给出了具体的测试步骤和方法.在此基础上,对具有体接触的NMOS/SOI器件进行了具体的测试和分析,给出了不同的累积应力时间下的界面陷阱沿沟道方向的横向分布.结果表明:随累积应力时间的增加,不仅漏端边界的界面陷阱峰值上升,而且沿沟道方向,界面陷阱从漏端不断向源端增生.     

复合栅控二极管新技术提取热载流子诱生的NMOS/SOI器件界面陷阱的横向分布

提出了用复合栅控二极管新技术提取MOS/SOI器件界面陷阱沿沟道横向分布的原理,给出了具体的测试步骤和方法.在此基础上,对具有体接触的NMOS/SOI器件进行了具体的测试和分析,给出了不同的累积应力时间下的界面陷阱沿沟道方向的横向分布.结果表明:随累积应力时间的增加,不仅漏端边界的界面陷阱峰值上升,而且沿沟道方向,界面陷阱从漏端不断向源端增生.     

埋部分P+层背栅SOI高压器件新结构

提出了一种埋部分P+层的背栅SOI(Buried Partial P+ layer SOI,BPP+SOI)高压器件新结构.部分P+层的引入不仅有效地增强了源端埋氧层电场,而且还降低了源端PN结表面电场,使器件击穿电压随背栅压的增加而大幅增加,比导通电阻也显著降低.仿真结果表明,在漂移区长度为150μm,背栅压为650V时,BPP+SOI的耐压较常规结构提高了84.9%;在漂移区为120μm,耐压相同的情况下,BPP+SOI的比导通电阻较常规结构降低了31%.     

MOS器件辐照引入的界面态陷阱性质

通过分析总剂量辐照产生的界面陷阱的施主和受主性质 ,用半导体器件模拟软件 Medici模拟了NMOS、PMOS器件加电下辐照后的特性。结果表明 ,对于 NMOSFET,费米能级临近导带 (N沟晶体管反型 )时 ,受主型界面态为负电荷 ,施主型界面态陷阱为中性 ,使界面态陷阱将引起的阈值电压漂移 ;而对 PMOSFET,当费米能级临近价带 (P沟晶体管反型 )时 ,施主型界面态陷阱带正电荷 ,受主型界面态陷阱为中性 ,界面态陷阱将引起负的阈值电压漂移。理论模拟的转移特性与测试结果吻合。文中从器件工艺参数出发 ,初步建立了总剂量电离辐照模型 ,该模型对于评估器件总剂量加固水平提供了一种理论方法     

背栅应力对LOCOS隔离的SOI器件背栅阈值电压的影响

LOCOS隔离的SOI器件的性能强烈依赖于其背栅特性,而背栅应力会影响到背栅的特性。常温下在SOI器件的背栅上施加大电压并持续30秒以上可以显著改变背栅的阈值电压。这种改变是稳定的和时不变的。对NMOS加正的背栅压和对PMOS加负的背栅压都可以提高其背栅阈值电压。实验结果表明沿着硅岛的边缘有一条从源到漏的寄生漏电通道,而且将栅,源,漏接地并在背栅上加大的偏压可以强烈影响漏电通道。因此我们可以得到结论,背栅应力会影响与漏电流直接相关的背栅阈值电压。     

栅控二极管正向R-G电流对SOI体陷阱特征和硅膜结构的依赖性

使用半导体器件数值分析工具DESSISE-ISE,对侧向的P＋P－N＋栅控二极管的正向R-G电流对SOI体陷阱特征和硅膜结构的依赖性进行了详尽的研究．通过系统地改变硅膜体陷阱的密度和能级分布,得出了相应的P＋P－N＋栅控二极管的正向R-G电流的变化．同时,表征硅膜结构的参数如沟道掺杂和硅膜厚度的变化也使器件从部分耗尽向全耗尽方向转化,分析了这种转化对R-G电流大小和分布的影响．     

栅控二极管正向 R- G电流对 SOI体陷阱特征和硅膜结构的依赖性

使用半导体器件数值分析工具 DESSISE- ISE,对侧向的 P+ P- N+栅控二极管的正向 R- G电流对 SOI体陷阱特征和硅膜结构的依赖性进行了详尽的研究 .通过系统地改变硅膜体陷阱的密度和能级分布 ,得出了相应的 P+ P-N+ 栅控二极管的正向 R- G电流的变化 .同时 ,表征硅膜结构的参数如沟道掺杂和硅膜厚度的变化也使器件从部分耗尽向全耗尽方向转化 ,分析了这种转化对 R- G电流大小和分布的影响     

抗辐射高压SOI NMOS器件的背栅效应研究

通过对高压SOI NMOS器件进行总剂量辐照试验发现,辐照后器件埋氧化层中引入了大量的氧化层陷阱电荷,使得器件背栅发生反型,在较高漏极工作电压下,漏极耗尽区与反型界面相连,使得源漏发生穿通,导致器件漏电。通过原理分析提出了增加顶层硅膜厚度的优化措施,证明在顶层硅膜较薄的情况下,SOI NMOS器件容易发生总剂量辐照后背栅漏电,厚顶层硅器件特性受背栅辐照效应的影响则显著降低直至消失。     

薄栅介质陷阱密度的求解和相关参数的提取

采用恒定电流应力对薄栅氧化层MOS电容进行了TDDB评价实验,提出了精确测量和表征陷阱密度及累积失效率的方法.该方法根据电荷陷落的动态平衡方程,测量恒流应力下MOS电容的栅电压变化曲线和应力前后的高频C-V曲线变化求解陷阱密度.从实验中可以直接提取表征陷阱的动态参数.在此基础上,可以对器件的累积失效率进行精确的评估.     

Numerical Analysis of Characterized Back Interface Traps of SOI Devices by R-G Current

SOI technology is based on the complicated fabrication process of ultra- thin siliconfilm on Si O2 insulation layer.The key of improving the performance of SOI- based devicesand circuits is to reduce the density of electron- hole reco...     

Numerical Analysis of Characterized Back Interface Traps of SOI Devices by R-G Current

Characterized back interface traps of SOI devices by the Recombination-Generation (R-G) curren: has been analyzed numerically with an advanced semiconductor simulation tool,namely DESSiS-ISE. The basis of the principle for the R-G current's characterizing the back interface traps of SOI lateral p+p-n+ diode has been demonstrated. The dependence of R-G cur rent on interface trap characteristics has been examined, such as the state density, surface recombination velocity and the trap energy level. The R-G current proves to be an effective tool for monitoring the back interface of SOI devices.     

Numerical Analysis of Characterized Back Interface Traps of SOI Devices by R-G Current

Characterized back interface traps of SOI devices by the Recombination\|Generation (R\|G) current has been analyzed numerically with an advanced semiconductor simulation tool,namely DESSIS\|ISE.The basis of the principle for the R\|G current's characterizing the back interface traps of SOI lateral p\++p\+-n\++ diode has been demonstrated.The dependence of R\|G current on interface trap characteristics has been examined,such as the state density,surface recombination velocity and the trap energy level.The R\|G current proves to be an effective tool for monitoring the back interface of SOI devices.     

一种抗总剂量辐照的新型PD SOI器件

提出了一种具有叠层埋氧层的新栅型绝缘体上硅(SOI)器件.针对SOI器件的抗总电离剂量(TID)加固方案,对绝缘埋氧层(BOX)采用了叠层埋氧方案,对浅沟槽隔离(STI)层采用了特殊S栅方案.利用Sentaurus TCAD软件,采用Insulator Fixed Charge模型设置固定电荷密度,基于0.18 μm ...     

SOI器件的增强短沟道效应模型

为了探索SOI器件总剂量辐照后阈值电压漂移量和沟道长度的关系,利用器件模拟软件ISE TCAD,对不同沟道长度的PDSOI NMOS管进行了总剂量辐照模拟.模拟结果表明,随着沟道长度的减小,背沟道MOS管阈值电压漂移越来越大,并且漂移量和辐照偏置密切相关,称此效应为SOI器件的增强短沟道效应.以短沟道效应理论为基础对此效应的机理进行了解释,并以短沟道效应模型为基础对此效应提出了一个简洁的阈值电压漂移模型,通过对ISE模拟结果进行曲线拟合对所提出的模型进行了验证.     

正向栅控二极管监测F-N电应力诱生的SOI-MOSFET界面陷阱

报道了正向栅控二极管R-G电流法表征F-N电应力诱生的SOI-MOSFET界面陷阱的实验及其结果．通过体接触的方式实现了实验要求的SOI-MOSFET栅控二极管结构．对于逐渐上升的累积应力时间,测量的栅控二极管电流显示出明显增加的R-G电流峰值．根据SRH理论的相关公式,抽取出来的诱生界面陷阱密度是随累积应力时间的上升而呈幂指数的方式增加,指数为0.4.这一实验结果与文献先前报道的基本一致．     

一种具有双面界面电荷岛结构的SOI高压器件

首次提出一种新的具有双面界面电荷岛结构的SOI高压器件(DCI SOI).该结构在SOI器件介质层上下界面分别注入形成一系列等距的高浓度n+区及p+区.器件外加高压时,纵向电场所形成的反型电荷将被未耗尽n+区内高浓度的电离施主束缚在介质层上界面,同时在下界面积累感应电子.引入的界面电荷对介质层电场(EI)产生附加增强场(ΔEI),使介质层承受更高耐压,同时对顶层硅电场(ES)产生附加削弱场(ΔES),避免在硅层提前击穿,从而有效提高器件的击穿电压(BV).详细研究DCI SOI工作机理及相关结构参数对击穿电压的影响,在5 μm介质层、1 μm顶层硅上仿真获得750 V高耐压,较常规结构提高254.4%,其中,附加场ΔEI和ΔES分别达到642.5 V/μm和24 V/μm.