一种新型栅压自举采样开关

基于SMIC 0.18 μm CMOS工艺,设计了一种新型的栅压自举采样开关。采用镜像结构,增加了自举电容。采用时钟控制反相器,减少了MOS采样开关管的栅极节点寄生电容。这些措施有效抑制了电荷共享效应,提高了线性度,提高了采样开关的导通、关断速度。仿真结果表明,在6.25 MHz频率、0.8 V输入正弦波信号、100 MHz采样频率的条件下,该栅压自举采样开关的SFDR为111.3 dBc,SNDR为108.9 dB。     

一种用于Pipeline ADC的高线性度栅压自举开关

在流水线模数转换器(Pipeline ADC)电路中,栅压自举开关中的非线性电容会对开关管的导通电阻产生直接的影响,导致采样非线性。设计了一种三路径的高线性度栅压自举开关,采用三个自举电容,分别构成两条主路径和一条辅助路径,使得输入信号在通过两条主路径传输到开关管栅端时加快栅端电压的建立,同时利用辅助路径驱动非线性电容,减少电路中非线性电容对采样电路线性度的影响,从而增强信号驱动能力,提高整体电路的精度。本文设计的栅压自举开关应用于14 bit 500 MHz流水线ADC的采样保持电路中。采用TSMC 28 nm CMOS工艺进行电路设计。仿真结果表明,在输入频率为249 MHz,采样频率为500 MHz的条件下,该栅压自举开关的信噪比(SNDR)达到92.85 dB,无杂散动态范围(SFDR)达到110.98 dB。     

一种低功耗的13位100MS／s采样保持电路

采用TSMC0．18μm 1P6MCMOS工艺设计了一种高性能低功耗采样保持电路。该电路采用全差分折叠增益自举运算放大器和栅压自举开关实现。在3．3V电源电压下,该电路静态功耗仅为16．6mw。在100MHz采样频率时,输入信号在奈奎斯特频率下该电路能达到91dB的SFDR,其有效精度可以达到13位。     

一种应用于流水线ADC的采样保持电路设计

设计了一种应用于8位100 MHz采样频率流水线ADC的采样保持电路。采用电容翻转的主体结构及下级板采样技术,设计了使用共源共栅密勒补偿的两级运放。在不影响性能的前提下提出对传统栅压自举采样开关的改进方案,减小了栅压自举开关的面积。该采样保持电路采用CSMC0.18μm CMOS工艺,1.8 V电源电压进行设计。Spectre仿真并使用Matlab分析输出动态特性表明,电路达到了74.7 d B的无杂散动态范围(SFDR),信纳比(SINAD)为60.8 d B。     

用于10位100 MS/s流水线A/D转换器的采样保持电路

设计了一个用于10位100 MHz采样频率的流水线A/D转换器的采样保持电路。选取了电容翻转结构;设计了全差分套筒式增益自举放大器,可以在不到5 ns内稳定在最终值的0.01%内;改进了栅压自举开关,减少了与输入信号相关的非线性失真,提高了线性度。采用TSMC 0.25μm CMOS工艺,2.5 V电源电压,对电路进行了仿真和性能验证,并给出仿真结果。所设计的采样保持电路满足100 MHz采样频率10位A/D转换器的性能要求。     

一种新型高线性度CMOS自举采样开关

分析了采样开关中非线性的来源,以及传统自举采样开关的弊端,提出了一种新型高线性度CMOS自举采样开关电路结构.相比传统自举采样开关,新型电路可以将阈值电压随输入信号变化引入的非线性减至最小.采用0.18μm标准CMOS工艺,在Cadence Spectre环境下仿真.结果显示,当输入频率为15 MHz、峰峰值为0.84 V的正弦波,且采样时钟频率为30 MHz时,采样开关的无杂散动态范围达到93 dB,较之传统自举采样开关提高了近20 dB.     

适用于中频采样的CMOS自举采样开关

分析了影响CMOS采样开关性能的非理想因素,针对中频采样A/D转换器对采样开关特性的要求,改进得到了一种新型的CMOS自举采样开关.较之传统栅压自举开关,此新型MOS采样开关能够消除由于阈值电压随输入信号变化所产生的非线性.基于0.18 μm标准CMOS数模混合工艺对电路进行了模拟,模拟结果显示,在输入信号为2.39 MHz正弦波,峰峰值为2V,采样时钟频率为100 MHz时,开关的无杂散动态范围达到116.7 dB,较之传统自举采样开关提高了15dB左右.试验结果表明该栅增压电路非常适用于高速中频采样.     

一种10位50MHz流水线模数转换器的设计

采用每级1.5 bit和每级2.5 bit相结合的方法设计了一种10位50 MHz流水线模数转换器。通过采用自举开关和增益自举技术的折叠式共源共栅运算放大器,保证了采样保持电路和级电路的性能。该电路采用华润上华(CSMC)0.5μm 5 V CMOS工艺进行版图设计和流片验证,芯片面积为5.5 mm2。测试结果表明:该模数转换器在采样频率为50 MHz,输入信号频率为30 kHz时,信号加谐波失真比(SNDR)为56.5 dB,无杂散动态范围(SFDR)为73.9 dB。输入频率为20 MHz时,信号加谐波失真比为52.1 dB,无杂散动态范围为65.7 dB。     

一种高性能CMOS采样/保持电路

介绍了一种高性能CMOS采样/保持电路.该电路在3 V电源电压下,60 MHz采样频率时,输入直到奈奎斯特频率仍能够达到90 dB的最大信号谐波比(SFDR)和80 dB的信噪比(SNR).电路采用全差分结构、底板采样、开关栅电压自举(bootstrap)和高性能的增益自举运算放大器.采用0.18 μm CMOS工艺库,对电路进行了Hspice仿真验证.结果表明,整个电路消耗静态电流5.8 mA.     

一种3V13位40MHz低功耗采样／保持电路

设计了一种3 V 13位40 MHz低功耗采样保持电路.该电路采用带增益提高的全差分折叠式共源共栅运算放大器,满足高速高精度的要求;同时,采用带哑元补偿管的栅压自举开关,减小了采样开关带来的非线性失真.使用XFAB 0.35 μm CMOS工艺库,对整体电路和分块电路进行了仿真和分析.     

一种用于高速高精度A/D转换器的自举采样电路

介绍了一种新型的CMOS自举采样电路。该电路适用于12位100 MHz采样频率的A/D转换器。采用P型栅压自举开关补偿技术,可以有效地克服采样管导通电阻变化引入的非线性失真,提高采样精度。仿真结果表明,采样时钟频率为100 MHz时,输入10 MHz信号,可得信噪失真比(SNDR)为102 dB,无杂散动态范围(SFDR)为103 dB。信号频率达到采样频率时,仍有超过85 dB的SNDR和87 dB的SFDR,满足高速高精度流水线A/D转换器对采样开关线性度和输入带宽的要求。电路采用SMIC 0.18μm CMOS数模混合工艺库实现,电源电压为1.8 V。     

一种高速高线性采保电路的设计

本文设计了一种拓扑结构为开环,基于栅压自举开关技术的S/H电路。在Cadence Spectre环境下进行仿真,在1.6GSPS的采样速率下,当输入信号为775MHz,1Vpp的正弦波时,该采样/保持电路的SFDR达到55.63dB,THD为-53.93dB。     

一种12位100MSPS采样保持电路的设计

基于0.13μm/3.3V CMOS工艺,设计了一种用于12bit 100MSPS Pipeline AIC的采样保持(S/H)电路.采用具有高线性度双边对称的无馈通自举采样开关,获得高增益、宽带宽的跨导前馈补偿共源共栅两级全差分跨导放大器,以及能显著降低增益误差的相关双采样S/H拓扑结构来搭建S/H电路.仿真结果表明:当在11.27MHz的输入信号,111MHz的采样信号下,该S/H电路无杂散动态范围(SFDR)86.4dB,功耗为32mW.     

一种14位125MHz采样/保持电路的设计

设计了一种高性能采样/保持(S/H)电路,采用全差分电容翻转型的主体结构,有效减小了噪声和功耗.在电路设计中,采用栅压自举开关,极大地减小了非线性失真,同时,有效地抑制了输入信号的直流偏移.采样/保持放大器电路采用折叠共源共栅结构,由于深亚微米工艺中器件本征增益减小,S/H电路为达到更高增益,采用增益提升技术.设计的采样/保持电路采用0.18μm1P5M工艺实现,在1.8V电源电压、125 MHz采样速率下,输出差动摆幅达到2 V(VP-P),输入信号到奈奎斯特频率时仍能达到98 dB以上的无杂散动态范围(SFDR),其性能满足14位精度、125MHz转换速率的流水线ADC要求.     

一种用于流水线ADC采样保持电路的设计

介绍一种用于流水线ADC的采样保持电路。该电路选取电容翻转式电路结构,不仅提高整体的转换速度,而且减少因电容匹配引起的失真误差;同时使用栅压自举采样开关,有效地减少了时钟馈通和电荷注入效应;采用全差分运算放大器能有效的抑制噪声并提高整体的线性度。该采样保持电路的设计是在0.5μm CMOS工艺下实现,电源电压为5 V,采样频率为10 MHz,输入信号频率为1 MHz时,输出信号无杂散动态范围(SFDR)为73.4 dB,功耗约为20 mW。     

一种欠采样应用的高精度低功耗采样/保持电路

设计了一种可用于欠采样情况的高精度、低功耗采样/保持电路。在40 MHz时钟频率下,采样90 MHz输入信号时可达11位以上精度。采用电容翻转结构的采样/保持电路,以消除电容失配的影响;使用栅压自举开关,以提高线性度,实现欠采样输入;并设计了一种高增益、大带宽、低功耗的增益自举套筒式共源共栅(telescopic cascode)运算放大器。电路采用SMIC 0.35μmCMOS工艺实现,电源电压为3.3 V,功耗仅为7.6 mW。     

高性能栅压自举开关的设计

对模数转换器中的传统开关电路的导通电阻进行了详细的理论分析,提出了一种互补型栅压自举开关电路.该电路结构相比于传统开关,通过少量的功耗代价换取了更优的频域性能,在不同工艺角下具有更好的鲁棒性,适用于先进工艺下的低电压工作环境.互补型栅压自举开关电路采用28 nm工艺设计,在1V的电源电压下,对800fF的负载电容进行速率为800 MS/s的采样,在低频输入下(181.25 MHz)实现的无杂散动态范围(SFDR)为89 dB,四倍奈奎斯特输入频率下(1 556 MHz)实现的SFDR为65 dB,开关电路面积为80 μm×20 μm.     

一种新型双采样CMOS采样保持电路

应用改进的双采样技术设计了一个标准CMOS模拟工艺下、采样率为80MHz的采样保持电路.应用单一时钟控制采样以消除两相采样的不匹配;采用时钟控制的双输入端运放以消除存储效应并消除大部分失调;采用栅压自举的采样开关以减小非线性失真.仿真结果表明,在2.5V电源电压下,当输入信号频率为37MHz时,采样保持电路可获得11bit的精度,消耗13mW的功耗.     

适于低电源电压应用的新型MOS自举采样开关

提出了一种适合低电源电压应用的新型MOS自举采样开关电路.通过“复制”自举电容和采样开关作为电荷损耗检测电路,并将检测出的电压降低值重新加到自举电容上,解决了传统MOS自举采样开关在低电源电压下工作时的电荷分享问题.基于0.18μm标准CMOS工艺,对电路进行了仿真.结果显示,在输入频率为60 MHz、峰-峰值为1V、采样频率为125 MHz时,与传统自举采样电路相比,新型自举采样电路采样开关管具有更低的导通电阻,无杂散动态范围( SFDR)提高了8dB,特别适合在低压高速A/D转换器中使用.     

一种用于列并行ADC的改进型栅压自举开关

CMOS图像传感器中列并行模数转换器(ADC)的面积受到严格限制,ADC采样保持电路中的栅压自举开关也必须满足每列的面积要求。在传统单电容型栅压自举开关的基础上,利用源极跟随器在降低开关导通电阻的同时提高了电路的可靠性;通过体效应补偿电路降低输入变化对导通电阻的影响;同时,在列共用偏置电路上增加控制开关,减少不必要的功耗。提出的电路使用UMC 0.11μm CMOS工艺实现,电源电压为3.3 V,仿真结果表明开关导通电阻降低了约28.6%,输入范围内电阻变化率小于1.2%,有效位数提高了1 bit,而面积只增加了15%。流片后测试结果显示,以20 MS/s的采样频率对1.97 MHz的输入进行采样,测得信噪比(SNR)、无杂散动态范围(SFDR)和有效位数(ENOB)分别为85.8 dB、71.1 dB和11.5 bit。