PVHArray:一种流水可伸缩的层次化可重构密码逻辑阵列结构

针对密码算法的高效能实现问题,该文提出了一种基于数据流的粗粒度可重构密码逻辑阵列结构PVHArray.通过研究密码算法运算及控制结构特征,基于可重构阵列结构设计方法,提出了以流水可伸缩的粗粒度可重构运算单元、层次化互连网络和面向周期级的分布式控制网络为主体的粗粒度可重构密码逻辑阵列结构及其参数化模型.为了提升可重构密码逻辑阵列的算法实现效能,该文结合密码算法映射结果,确定模型参数,构建了规模为4×4的高效能PVHArray结构.基于55nm CMOS工艺进行流片验证,芯片面积为12.25mm²,同时,针对该阵列芯片进行密码算法映射.实验结果表明,该文提出高效能PVHArray结构能够有效支持分组、序列以及杂凑密码算法的映射,在密文分组链接（CBC）模式下,相较于可重构密码逻辑阵列REMUS_LPP结构,其单位面积性能提升了约12.9%,单位功耗性能提升了约13.9%.     

粗粒度可重构结构的性能估计方法

在设计初期,估计粗粒度可重构结构的性能,对粗粒度可重构结构设计具有指导意义.在考虑局部数据存储器结构以及局部数据存储器与可重构阵列的接口结构的情况下,建立了粗粒度可重构结构的参数模型,使用改进的螺旋形绑定策略将应用算法DFG(Data Flow Graph)中的算子绑定到可重构阵列的处理单元上,提出了一种粗粒度可重构结构的性能估计方法.应用实例表明,在设计初期,该方法能得到周期精确的估计结果,有效地指导粗粒度可重构结构的设计.     

可重构结构设计空间快速搜索方法

在可重构结构评估模型的基础上,研究了在算法级估计可重构结构的面积、性能和功耗的方法。根据面积、性能和功耗,分两步搜索可重构结构的设计空间。首先,搜索结构域中每个结构实现所有算法时的最小代价,其次,在结构设计空间中搜索最优结构。该方法不依赖任何具体的架构,全面评价可重构结构的优劣,能快速获得全局最优的搜索结果。应用实例表明,在可重构结构设计初期,该方法能有效地指导可重构结构的设计。     

面向扩频通信的可重构阵列电路研究

传统的可重构电路主要由细粒度数据处理单元组成,但是其实现的运算功能单一,且布线复杂,限制了可重构SoC电路的通用性和灵活性.针对以上问题,根据通信领域基带信号处理的运算特点,设计了一种新型可重构阵列电路,可作为运算模块嵌入可重构SoC,此阵列由粗粒度数据处理单元构成的细胞互联组成.针对基带信号数据位宽多样的特点,细胞可重构实现多种算子.通过在阵列中每个细胞内部都嵌入独立配置存储器,采用并行数据配置电路的方式,以降低阵列的重构时间开销,实现整个阵列的快速重构.以伪码捕获为例,对设计的电路进行仿真.结果显示,设计的结构布线方法简单、通用性及灵活性强.     

基于自路由互连网络的粗粒度可重构阵列结构

互连网络在粗粒度可重构结构(Coarse-Grained Reconfigurable Array, CGRA)中非常重要,对CGRA的性能、面积和功耗均有较大影响。为了减小互连网络导致的面积开销和功耗并提升CGRA的性能,该文提出一种具有自路由和无阻塞特性的互连网络,构建了一种层次型的网络拓扑结构。通过这种互连网络,任意一对处理单元之间均可以建立连接和交换数据,而且这种连接是自路由和无阻塞的。实验结果显示,与已有结构相比,该结构以至多增加14.1%的面积开销为代价,获得最高可达46.2%的整体性能提升。     

自适应光电混合互连分流结构建模与性能分析

针对片上光电混合互连网络(hybrid optoelect ronic network-on-chip,HONoC)拥 塞控制与自适应能力差、无法实现光电联合仿真等问题,提出一种适用于可重构阵列处理器 的自适应光电混合互连分流结构,在此结构上设计了自适应分流路由算法与一种低损耗无阻 塞的5端口光路由器,并搭建了基于System verilog与Verilog的光电混合互连功能仿真与 性能统计模型。实验结果表明,在边缘节点阻塞的情况下所设计的路由算法避免拥塞能力平 均提升了17.5%,光路由器所需交叉波导与微环谐振器数量大幅减少,平均光路由器级插入 损耗仅为0.522 dB,所设计的光电混合互连性能统计模型具有支持 设计拓扑、结构和路由策 略等功能,并且可以对资源使用、功耗开销、插入损耗等性能进行统计分析。     

可重构硬件芯片级故障定位与自主修复方法

 外部集中控制的可重构硬件容错系统,其重构控制算法复杂、重构时间开销大,且存在单点失效问题.本文研究芯片级分布式在线自主容错技术,提出了能够实现芯片级自修复的新型可重构硬件细胞阵列结构,阐述了互连资源的在线故障定位和自主修复方法.设计了功能细胞电路和容错开关块电路,采用分段定位法检测互连资源中多路器故障和连线开路故障,通过重配置布线和线移位操作分别实现多路器与连线故障自修复.以4位串并乘法器电路为例进行实验验证,分析了容错设计的硬件开销与时间开销,实验结果表明新方案的容错时间短、资源利用率高.     

可重构处理器阵列的系统级建模研究

由于粗粒度可重构体系结构设计空间复杂,设计满足应用需求的CGRA需要建立系统级仿真模型进行性能评估．文中提出一种可重构处理器阵列的系统级模型,使用SystemC事务级语言实现建模．模型采用多层互连网络结构实现任意2个处理器间的通信,并且处理器的资源能够通过参数快速地进行配置．仿真实验表明,模型适用于应用算法到粗粒度可重构体系结构映射的模拟仿真．     

基于随机模型的可重构计算芯片互连资源估计

在可重构计算芯片设计初期,确定芯片的各种互连资源数目是一个关键问题.如果设计的互连资源过少,可能导致应用领域中的部分算法无法实现,而过多的互连资源会造成芯片面积的浪费.基于可重构计算的特点,分析了可重构计算的相邻连接、路由连接和近邻连接三种类型互连资源.通过建立互连资源估计的随机模型,提出了可重构计算芯片中各种互连资源数目的估计方法.仿真结果表明,该方法能够比较准确地估计各种互连资源的数目,从而指导可重构计算互连资源的设计,降低设计风险.     

一种基于匹配理论的FPGA三级互连网络测试方法

针对FPGA中包含三级可编程开关的互连网络测试,该文提出了一种基于匹配理论的减少配置次数并且与阵列规模无关的测试方法。该方法通过建立结构测试图,按照图的道路长进行分块并应用最小覆盖和最大匹配的原理减少配置次数。对于不同的互连网络结构,与其它方法相比,该方法的配置次数至少减少了10%,并且与阵列规模无关。     

一种可重构阵列结构及其任务调度算法

提出了一种可以利用计算时间覆盖配置时间和数据传输时间的可重构阵列结构,并且针对该可重构阵列结构提出了一种表调度算法进行任务调度.在SOCDesigner平台上进行了软硬件协同仿真,对于IDCT,FFT,4×4矩阵乘法新可重构阵列相比原来的可重构阵列有平均约10%的速度提升.     

面向多功能模拟信号处理的开关电流型可重构模拟电路研究

现有的离散时间型可重构模拟电路采用开关电容技术,存在功能有限、带宽低、与数字CMOS工艺不兼容等问题.本文提出了一种基于电流模取样数据技术的可重构模拟电路,能够与数字CMOS工艺技术兼容.设计了细粒度开关电流型可重构模拟单元,设计了面向开关电流型CAB互连的可编程网络结构.在4×2规模的可重构模拟阵列上,重构实现了三个...     

硅基光开关及阵列研究进展北大核心

随着网络传输数据的爆炸式增长,传统集成电路芯片面临着难以进一步提升交换速率及继续扩大容量等挑战。相较于传统电子芯片,硅基光子器件具有交换速度快、功耗低、带宽大和与CMOS工艺兼容性好等优点,可满足下一代全光交换网络、数据中心和高性能计算光互连的迫切需求,被视为在后摩尔时代突破芯片容量最具前途的解决方案,受到日益广泛关注。文章介绍了硅基光子芯片中光开关单元及阵列的技术原理和发展现状,重点论述了MZI型、MRR型开关单元,以及常见阵列拓扑结构,介绍了近年来大规模光开关阵列的国内外研究进展,讨论了未来硅基光开关及阵列研究中面临的主要问题和解决方法。     

柱栅阵列的无铅卡组装和返修

IBM已将铜柱栅阵列(CuCGA)互连用作为陶瓷柱栅阵列(CCGA)上锡铅焊料柱的无铅替代品(见图1)。像CCGA一样，CuCGA提供一种高可靠性封装解决方案，可以使用具有优良的电性能和热性能的陶瓷芯片载体。取消铅在微电子封装中的应用的行动增加了大尺寸、高I／O封装的制造复杂性。与新型封装互连结构的开发一致的可制造卡组装和返工工艺的开发对于技术的可接收性是至关重要的。设计的铜柱栅阵列(CuCGA)互连可满足可制造性、可靠性和电性能等多方面的要求。可制造性的结构优化重点是在制造处理过程中保证柱的牢固性和具有便捷的卡组装工艺。最终卡上的焊点对于互连的可靠性是至关重要的。互连的几何形状还影响到电性能【1】。评估这些有竞争性因素决定着最后的柱设计【2】。本文重点讨论了CuCGA卡组装和返工工艺的开发和可靠性评估。工艺开发的目的是将成功的SMT组装工艺用于CCGA，以便开发出标准的无铅SMT工艺。将CuCGA组装工艺成功地集成于锡银一铜(SnAgCu，或者SAC)卡组装工艺的开发中，这对于贴装、再流和返修领域都将是一个挑战。本文将讨论通过可靠性评估说明这些工艺的优化和成功结果的实例。     

基于粗粒度可重构阵列结构的多标准离散余弦变换设计

在视频信号的编解码流程中,离散余弦变换(DCT)是一个至关重要的环节,其决定了视频压缩的质量和效率。针对88尺寸的2维离散余弦变换,该文提出一种基于粗粒度可重构阵列结构(Coarse-Grained Reconfigurable Array, CGRA)的硬件电路结构。利用粗粒度可重构阵列的可重配置的特性,实现在单一平台支持多个视频压缩编码标准的88 2维离散余弦变换。实验结果显示,这种结构每个时钟周期可以并行处理8个像素,吞吐率最高可达1.157109像素/s。与已有结构相比,设计效率和功耗效率最高可分别提升4.33倍和12.3倍,并能够以最高30帧/s的帧率解码尺寸为40962048,格式为4:2:0的视频序列。     

可重构的SoC

可重构的SoC凭借在设计周期、成本等方面的优势，逐渐成为SoC发展的趋势。本文主要介绍了几种重构的设计方式。每种方法针对对象不同，可重构的范围和功能不同。在设计中，要从时间、花费、功耗、尺寸等方面综合考虑，选择合适的设计方法和设计结构，在开销尽可能少的情况下，保证设计和应用的最大灵活性。     

一种基于亚字并行的可重构阵列设计

设计了一种面向多媒体处理的8×8可重构处理阵列,并在该阵列基础上,对其粒度进行改进,提出了一种基于亚字并行的改进型可重构阵列设计思路.该设计根据图像处理中的算法的位宽特点,实现了一种数据的高位和低位可以同时运算的可重构阵列单元,有效提高数据的并行度,使得阵列的处理速度得到了显著的提高.在典型的图像处理中,这种改进型可重构阵列的处理能力较原来增加了一倍.     

对晶体管阵列热阻和电老炼相关技术的探讨

为解决在未知最大额定功耗的情况下进行电老炼的问题,提供了晶体管阵列热阻和电老炼的相关技术与方法,指出了如何利用热阻去推算最大功耗以及如何验证推算的正确性,最后给出了晶体管阵列老炼时应注意的问题.     

一种基于微环的新型4×4非阻塞光路由开关

光互连技术因诸多特性优于电互连而成为片上多核互连最具前景的解决方案。为了提高片上光互连网络架构的性能,采取光器件模块搭建的方法,提出了一种基于微环的新型4×4光路由开关,仅用7个微环构建的拓扑结构便实现了4个双向端口的非阻塞交换,降低了功耗和面积;波导交叉的数量减少到6个,优化了插入损耗。结果表明,该结构相对于经典结构光器件的功耗节省了约8%,光互连层的插入损耗降低了约7%。     

一种基于流处理框架的可重构分簇式分组密码处理结构模型

可重构密码处理结构是一种面向信息安全处理的新型体系结构,但具有吞吐量和利用率不足的问题。该文提出一种基于流处理框架的阵列结构可重构分组密码处理模型(Stream based Reconfigurable Clustered block Cipher Processing Array, S-RCCPA)。针对分组密码算法特点,采用粗粒度可重构功能单元、基于Crossbar的分级互连网络、分布式密钥池存储结构以及静态与动态相结合的重构方式,支持密码处理路径的动态重组,以不同并行度的虚拟流水线执行密码任务。对典型分组密码算法的适配结果表明,在 CMOS工艺下,依据所适配算法结构的不同,规模为41的S-RCCPA模型的典型分组密码处理性能可达其它架构的5.28~47.84倍。