低功耗CMOS差分环形压控振荡器设计

提出了一个基于0.18μm标准CMOS工艺实现的四级差分环形压控振荡器.全差分环形压控振荡器采用带对称负载的差分延时单元.仿真结果表明,压控振荡器的频率范围在最坏情况为0.21～1.18GHz;偏离中心频率10MHz情况下,压控振荡器的相位噪声为-118.13dBc/Hz; 1.8V电源电压下,中心频率为600MHz时,压控振荡器的功耗仅有4.16mW;版图面积约为0.006mm2.可应用于锁相环和频率综合器设计中.     

一种高性能全差分双环路VCO的设计

设计了一种基于SMIC 0.18μm RF 1P6MCMOS工艺的高性能全差分环形压控振荡器(ring-VCO),采用双环连接方式,并运用交叉耦合正反馈来提高性能。在1.8V电源电压下对电路进行仿真,结果表明:1)中心频率为500MHz的环形VCO频率调谐范围为341～658MHz,增益最大值Kvco为-278.8MHz/V,谐振在500MHz下VCO的相位噪声为-104dBc/Hz@1MHz,功耗为22mW;2)中心频率为2.5GHz的环形VCO频率调谐范围为2.27～2.79GHz,增益最大值Kvco为-514.6MHz/V,谐振在2.5GHz下VCO的相位噪声为-98dBc/Hz@1MHz,功耗为32mW。该VCO适用于低压电路、高精度锁相环等。     

一种低压低功耗伪差分环形压控振荡器的设计

基于TSMC 28 nm CMOS工艺设计了一个伪差分结构的低压低功耗CMOS环形振荡器。电路包括偏置电路、环形振荡器和输出缓冲器。伪差分环形振荡器有五级延迟单元,延迟单元采用Maneatis对称负载。在Cadence Spectre上进行前仿真。结果表明,VCO工作在0.9 V电源电压下时,其频率调谐范围为0.65 GHz~4.12 GHz。在3.6 GHz以下频率范围内具有很好的调谐线性度。中心频率约为2.3 GHz时,其相位噪声为-79.06 dBc/Hz@1 MHz。输出缓冲电路能够实现轨对轨的输出摆幅,输出占空比可优化至50%。环形振荡器的功耗约为5.7 mW。     

一种应用于低噪声PLL的RF-VCO设计

在PLL电路设计中,压控振荡器设计是电路的关键模块,按类型又主要分为LC震荡器和环形振荡器两种,其性能直接决定了相位噪声、频率稳定度及覆盖范围。文章介绍了一款1.8 GHz的基于交叉耦合对LC结构的低噪声CMOS压控振荡器的设计,并对调谐范围、相位噪声以及电路起振条件等做了分析讨论。该设计采用0.18μm 6层金属CMOS工艺制造,模块面积为0.3 mm2,电路经过Cadence SpectreRF仿真,VCO的输出范围为1 594~2 023 MHz,中心频率1.8 GHz输出时相位噪声为-118 dBc/Hz@600 kHz,1.9 GHz输出时相位噪声为-121 dBc/Hz@600 kHz。结果表明该VCO设计达到了较宽的频率覆盖范围和较低的相位噪声,可以满足低噪声PLL的设计要求。     

一种1.2GHz～2.8GHz环形振荡器设计

压控振荡器(Voltage-Controlled Oscillator,VCO)是锁相环的关键模块之一,其性能极大地影响锁相环的性能。该文利用宏力(GSMC)0.18μm CMOS工艺设计了一种环形压控振荡器,该环形振荡器采样三级差分反相延时单元构成,频率范围为1.2GHz~2.8GHz。仿真结果表明,该环形振荡器的相位噪声为-94.6dBc/Hz@1MHz。     

CMOS工艺实现的高性能串联耦合正交振荡器

本文提出了一个高性能的正交振荡器。该振荡器采用具有顶层厚金属的SMIC CMOS 0.18um工艺实现。采用cascode串联耦合来产生正交信号。对NMOS差分对管引入源级退化电容来抑制其1/f噪声转化为振荡器的近端相位噪声。并最终采用专用的低噪声,高电源抑制能力的LDO来供电。正交振荡器测试显示4.78GHz信号输出时1MHz频偏处相位噪声－123.3dBc/Hz.频率范围为4.09GHz到4.87GHz,17.5%的调谐范围。调谐增益在44.5MHz/V至66.7MHz/V之间。核心芯片面积不包含pad和ESD保护电路的为0.41mm2。     

多相位低相位噪声5GHz压控振荡器的设计

采用TSMC 0.18μmCMOS工艺实现了全差分相位差为 450 的 LC低相位噪声环形压控振荡器电路。芯片面积 1.05 mm×1.00 mm。当仅对差分输出振荡信号的一端进行测试时, 自由振荡频率为5.81 GHz, 在5 MHz频偏处的相位噪声为-101.62 dBc/Hz。     

低噪声双环路压控振荡器的设计

基于SMIC 65 nm CMOS RF工艺库,设计了一款低噪声差分型双环路压控振荡器。针对振荡器中的延迟单元,引入PMOS交叉耦合正反馈技术,以提高输出波形的摆幅;采用Maneatis负载结构,改善输出波形的对称性;利用次级延迟环路输入MOS管的开关作用,减小振荡周期中PMOS管的沟道热噪声对输出节点的影响,以提高相位噪声性能。后仿真结果表明,在1.2 V电源电压下,可控电压调节范围为0.1~0.7 V时,输出频率调谐范围为3.8~1.63 GHz,在振荡频率为3.8 GHz处的相位噪声为－100.4 dBc/Hz@1 MHz,在1.63 GHz处的相位噪声为－103.5 dBc/Hz@1 MHz,功耗为13.2 mW。     

一种伪差分两级环形振荡器的设计

设计了一种伪差分两级环形振荡器,可为锁相环提供8 GHz四相位正交时钟。通过分析耦合两级环形振荡线性模型,对四级环形振荡结构进行优化,提出了伪差分两级环形振荡结构。基于单级缓冲器的开环分析,可对振荡器的输出频率进行精准估算,并判断振荡情况。采用65 nm CMOS工艺进行设计与仿真。结果表明,在1.2 V电压下,振荡器的功耗为6.9 mW,1 MHz频率处的相位噪声为－82.104 5 dB,满足高速SerDes接口的设计要求。     

一种全差分双路延迟环形VCO的设计

采用SMIC 40 nm CMOS工艺,设计了一款采用双路延迟结构和新型延迟单元的高性能全差分环形压控振荡器。仿真结果表明,该VCO电路可实现高振荡频率和宽调谐电压,调节频率范围为5.5~8 GHz,控制电压调节范围为0~VDD。谐振频率为6.25 GHz时,消耗功耗为4.4 mW,相位噪声为-85 dBc@1 MHz。该VCO可应用于高速IO时钟恢复及频率发生器电路中。