S M3杂凑算法的流水线结构硬件实现

提出一种流水线结构的硬件实现策略,同时采用CSA加法器进行关键路径压缩,极大地提高了工作频率和算法的计算速率．在191 M Hz时钟频率下,实现了73．54 Gb／s的高吞吐率．     

基于Android的SM3密码杂凑算法研究与实现

随着Android智能手机的普及,其安全性也日益为人们所关注。出于安全的目的,本文运用国家密码行业标准之一的SM3密码杂凑算法,基于Android平台,实现了校验文件防篡改的应用,用于检查手机软件安装包的唯一性与完整性。同时,介绍与研究了SM3算法的处理思想与处理步骤。通过对文件检验测试,分析和比较了该算法的执行效率,验证了该算法在Android平台上能够用于检验下载安装软件的安全性。     

SM3杂凑算法的ASIC设计和实现

针对国家商用密码SM3杂凑算法提出了一种四合一的ASIC实现架构.该架构采用进位保留加法器和循环展开方式,与单轮结构相比,时钟周期数减少了75%,吞吐率提高了29.4%.采用65nm的SMIC工艺,在125MHz的低时钟频率下,吞吐率达到了4Gb/s.此款SM3杂凑算法芯片已经进行了流片,支持填充和暂停功能.     

可重构的素域SM2算法优化方法

针对SM2算法软件效率低、硬件实现资源利用率低、可扩展性差的问题,提出了一种可重构的素域SM2算法优化方法.通过对SM2算法的深入分析,从不同计算阶段和计算特点着手,分别采用KOA快速乘法、快速模约减和Barrett算法实现推荐或任意参数的模乘运算,并优化改进基为4的扩展欧几里得算法加速模逆运算.然后,在标准射影坐标系...     

面向SM3算法的高性能FPGA实现

现有SM3算法的高性能实现,主要采用多级流水线结构和不同关键路径优化策略,提升SM3算法实现的吞吐量.但多级流水线形式的设计会消耗大量硬件资源.本文首先充分挖掘了SM3算法在FPGA平台的可并行性,通过增加少量的寄存器,降低了算法关键路径的逻辑深度,并通过消息扩展与压缩函数并行执行的方法,仅用1 211个LUT的逻辑资源实现了单核2.55 Gbit/s的吞吐量.相比已有方案单位逻辑资源的吞吐量提升了5.40倍,面积更小、功耗更低、性能更高.最终基于该结构设计了32核的SM3算法硬件,能够实现比已有64级流水线结构更高的吞吐量,且硬件开销更低,单位逻辑资源的吞吐量提升了2.27倍.     

SM3算法在硬件加密模块中的实现与应用

随着互联网、物联网技术的发展,嵌入式设备已经广泛应用于生活的方方面面,并承载着越来越大的信息量。因此嵌入式通信系统的信息安全问题也随之变得愈加重要。SM3算法作为国密算法的一种,目前应用相对较少,但与国际杂凑密码算法MD5相比有着更高的安全性。文章重点介绍了SM3算法原理,研究了C语言的实现以及基于TC277单片机硬件加密模块HSM的算法移植,并探讨了后续的应用前景。     

SHA-2（256，384，512）系列算法的硬件实现

在同一系统中存在着对安全性要求不同的应用,可能需要对SHA--256、SHA-384、SHA一512算法进行选择,目前大部分研究只是对这几种算法单独地进行了硬件实现．本文提出了一种SHA--2（256,384,512）系列算法的VLSI结构,基于这种结构,根据不同的要求,每一种SHA-2算法都可以单独灵活地执行．本文还对该系列算法和各个独立sHA-2算法的FPGA实现进行了比较,结果表明,在面积较SHA-256实现增加40％,而与SHA-384／512基本相同的情况下,频率可达到74MHz．     

一种面向粗粒度可重构阵列的硬件木马检测算法的设计与实现

硬件木马检测已成为当前芯片安全领域的研究热点,现有检测算法大多面向ASIC电路和FPGA电路,且依赖于未感染硬件木马的黄金芯片,难以适应于由大规模可重构单元组成的粗粒度可重构阵列电路。因此,该文针对粗粒度可重构密码阵列的结构特点,提出基于分区和多变体逻辑指纹的硬件木马检测算法。该算法将电路划分为多个区域,采用逻辑指纹特征作为区域的标识符,通过在时空两个维度上比较分区的多变体逻辑指纹,实现了无黄金芯片的硬件木马检测和诊断。实验结果表明,所提检测算法对硬件木马检测有较高的检测成功率和较低的误判率。     

基于椭圆曲线加密算法与SHA-3算法的新型认证方案分析与设计

针对物联网系统的数据传输开放性、加密及认证开销成本高的问题,提出一种基于椭圆曲线加密算法与SHA-3算法结合的认证方案,并运用BAN逻辑的形式化分析方法,对该方案的安全性进行分析验证.结果显示,该方案能够实现服务器与设备之间,以及各设备之间的双向身份认证,能够提供通信双方的会话密钥协商,并能保持会话密钥的新鲜性.     

RSA密码算法的可重构设计与实现

本文对RSA密码算法的实现和可重构性进行了分析,在对模幂模块和模乘模块进行了可重构设计的基础上,提出一种可重构RSA硬件架构,使其能够适配256bit、512bit、1024bit、2048bit四种不同密钥长度的应用。RSA可重构设计在FPGA上进行了实现与测试,结果表明,工作在200MHz时钟时,2048bit密钥长度RSA在最坏情况下数据吞吐量可达46kb／s,能够满足高性能的信息安全系统对RSA算法的加密速度要求。