基于FPGA的RISC-V CPU矩阵乘法定制指令实现

RISC-V作为新一代开源精简指令集,具有功耗低、面积小和性能高的优点,尤其是基于FPGA实现的RISC-V CPU可以为不同应用场景进行定制优化。本文主要研究了对在FPGA中实现的RISC-VCPU添加硬件实现的自定义指令的方法,并以信号处理中常见的矩阵乘法为例,增加专用的矩阵乘法指令对重复耗时的矩阵运算进行加速,提升其在特定应用领域的整体系统性能。     

基于RISC-V架构的CORDIC指令集设计与实现

本文提出了一种基于RISC-V架构的CORDIC指令集及实现方法,可直接减少执行的指令数量,通过采用独热码编码来减少译码逻辑资源的消耗,通过复用处理器算术逻辑单元来减少算术逻辑资源的消耗,通过预存特殊角度结果来减少计算时间,通过优化选择电路来提高工作频率。该方法在Zynq 7020平台上进行了实现。结果表明,相较于使用基础处理器指令计算的方法,指令数量压缩了97%,计算时间减少了43%;相较于传统CORDIC电路进行计算的方法,寄存器资源减少了79%,工作频率提升了65%,计算时间减少了39%。     

一种低开销高性能的RISC-V处理器设计

随着无线连接、大数据、人工智能技术的快速发展,嵌入式领域的设备开始具备更多的感知能力和更灵活的网络连接功能。从应用的发展趋势来看,这些设备不仅需要超低功耗,而且需要具备更强大的数据采集和处理能力。基于性能和功耗的折中要求,本文提出了一种低开销、高性能、顺序取指、乱序执行的RISC-V处理器架构。首先详细介绍了各级流水线之间的结构和内在逻辑关系,最后对处理器的性能做了跑分测试。     

基于RISC-V的卷积神经网络专用指令集处理器

针对x86和ARM商用架构CPU因专利、授权导致定制成本过高和灵活性不够的问题,面向物联网领域提出一种基于RISC-V开源指令集的卷积神经网络(CNN)专用指令集处理器.通过自定义拓展指令调用加速器对轻量化CNN中的卷积和池化操作进行加速,提高终端设备能效.在此过程中,配置CNN各层信息控制加速器进行分组运算,以适应不...     

基于RISC-V参数化超标量处理器的优化设计

为解决嵌入式领域对处理器不同性能面积的需求,以及对重排序缓冲区阻塞,保留站派遣长短周期指令时导致的吞吐率不平衡及堵塞问题,设计并优化了一种简便配置的参数化流水线超标量处理器.通过定制化流水线中的分支预测,缓存与运算单元,将RISC-V指令划分5大类处理,对不同周期的执行单元采用级联与并行的混合分布方式,将充当排序缓存中...     

基于SoC-FPGA的RISC-V处理器软硬件系统级平台

构建软硬件系统级原型平台是处理器设计硅前测试中必不可少的环节.为适应基于开放指令集RISC-V的开源处理器设计需求,简化现有基于FPGA的处理器系统级原型平台构建方法,提出了一套基于SoC-FPGA的处理器敏捷软硬件原型平台,以实现目标软硬件设计的快速部署与系统级原型高效评测.针对上述目标,发掘紧耦合SoC-FPGA器件的潜力,构建了一套RISC-V软核与ARM硬核（SoC侧）之间的信息交互机制.通过共享内存和虚拟核间中断等方法,可使目标RISC-V处理器灵活使用平台丰富的I/O外设资源,并充分利用硬核ARM处理器算力协同运行复杂软件系统.此外,为提升软硬件系统级平台的敏捷性,构建了灵活可配置的云上自动化开发框架.通过对平台上目标RISC-V软核处理器各方面的分析评估,验证了该平台可有效缩短系统级测试的迭代周期,提升RISC-V处理器软硬件原型评测效率.     

嵌入式RISC-V乱序执行处理器的研究与设计

为满足嵌入式设备小面积高性能的需求,设计一种基于开源RISC-V指令集的32位可综合乱序处理器.处理器包括分支预测、相关性处理等关键技术,支持RISC-V基本整数运算、乘除法以及压缩指令集.采用具有顺序单发射、乱序执行、乱序写回等特性的三级流水线结构,运用哈佛体系结构及AHB总线协议,可满足并行访问指令与数据的需求.在...     

一种超低功耗的RISC-V处理器流水线结构

随着通信、芯片技术的高速发展,物联网将会是未来新一代信息技术的重要组成部分,也是促进生活智能化过程的强大动力。在IoT的终端设备应用中,超低功耗的微控制器扮演着不可或缺的角色。基于超低功耗嵌入式应用的设计目标,提出了一种基于RISC-V指令集架构的处理器流水线结构,考虑到功耗和性能的折中要求,采用了以两级按序流水线为主体,辅以其他组件流水线长度可变的流水线结构。并在VCS环境下验证了微控制器的逻辑功能,同时通过SMIC180工艺库在DC环境下完成了综合仿真,得到了微控制器的面积占比报告。最后通过运行跑分程序测试,并与ARM Cortex-M微控制器比较,比较结果表明本作品同样可应用于IoT的低功耗场景。     

基于RISC-V处理器的固件更新系统设计

为简化嵌入式开发人员更新RISC-V处理器固件的操作流程,提出了一种易操作、高效且稳定的固件更新系统设计方法,包括BootROM引导流程设计和在应用中编程(in-application programming,IAP)设计.在BootROM引导流程设计中,通过启动参数再配置的方法,可使此引导流程兼容多种启动模式,如SR...     

香山开源高性能RISC-V处理器敏捷设计实践

2019年,在中国科学院支持下,由中国科学院计算技术研究所牵头发起“香山”高性能开源RISC-V处理器项目,研发出目前国际上性能最高的开源高性能RISC-V处理器核“香山”,在开源项目托管平台GitHub上获得超过3 000个星标,形成360多个分支,成为国际上广受关注的开源硬件项目之一,得到国内外企业的支持。2021年6月22日,“香山”开源高性能RISC-V处理器在首届RISC-V中国峰会上亮相,引起了各界的广泛关注。本文根据第二届RISC-V中国峰会的主会报告“香山开源高性能RISC-V处理器敏捷设计实践”整理而成,分享香山过去一年的总体进展。     

兼容ARM Thumb指令的多指令集处理器技术研究

随着处理器的快速发展,RISC-V的软件生态环境建设成为其在处理器市场中站稳脚跟的关键因素之一。二进制翻译是解决处理器二进制代码兼容性问题、为处理器生态环境建设获取时间成本的关键技术之一,但由于二进制翻译器难以以较低的功耗面积开销获得高效执行的二进制代码,使其无法广泛应用于嵌入式领域。针对二进制翻译器执行效率和功耗面积开销难以取得平衡的问题,采用硬件逻辑加速的方式处理ARMv7-M中条件执行指令、更新标志位指令以及桶形移位指令,并利用静态二进制翻译器对ARMv7-M程序进行IT Block分裂、地址重计算及指令映射后生成RISC-V二进制代码,以此支持ARMv7-M的各类指令。基于开源内核CV32E40P设计了一个支持ARMv7-M的处理器内核,结果表明,运行ARMv7-M程序的平均性能能够达到直接运行RISC-V程序性能的137%,与纯软件二进制翻译支持ARMv7-M相比,该处理器核运行ARMv7-M程序的性能提升了5.59倍。     

基于QEMU的高效指令追踪技术

系统模拟器通过模拟处理器、内存、外设等硬件资源创建一个完整的虚拟计算机环境, 支持运行和调试不同架构的软件, 可大大缩短跨架构的软件开发周期. 模拟器的调试模块通常具有指令追踪功能, 可记录程序运行的指令序列以用于进一步分析, 如程序运行时间评估、程序行为模式分析、软硬件联合仿真等. 支持RISC-V架构的主流模拟器QEMU和Spike均具有指令追踪功能, 但其时间和空间开销过大, 在应对规模较大的应用时效率低下. 本文提出了一种基于QEMU的指令追踪技术, 将程序中的基本块、控制流图等静态信息与分支选择等动态信息解耦, 在保证指令序列不失真的同时高效追踪执行序列. 相比QEMU原生实现的指令追踪, 本文提出的指令追踪技术的时间开销平均降低了80%以上, 空间开销平均降低了95%以上. 此外, 本文面向RISC-V架构, 实现了多种场景下的指令序列离线分析, 包括指令分类统计、程序热点标记、行为模式分析等.     

基于RISC-V浮点指令集FPU的研究与设计

针对目前浮点运算软件实现速度慢,不能满足嵌入式处理器实时性要求以及运算种类有限等问题,提出了一种基于RISC-V指令集的浮点处理器,能够执行加法、减法、乘法、除法、平方根、乘累加以及比较运算,完全符合IEEE 754-2008标准.在VCS仿真环境下对浮点处理器进行了功能验证,各模块均能满足正确性要求.将浮点处理器与一...     

Automatic Design of Application Specific Instruction Set Extensions Through Dataflow Graph Exploration

General-purpose processors are often incapable of achieving the challenging cost, performance, and power demands of high-performance applications. To meet these demands, most systems employ a number of hardware accelerators to off-load the computationally demanding portions of the application. As an alternative to this strategy, we examine customizing the computation capabilities of a processor for a particular application. The processor is extended with hardware in the form of a set of custom function units and instruction set extensions. To effectively identify opportunities for creating custom hardware, a dataflow graph design space exploration engine heuristically identifies candidate computation subgraphs without artificially constraining their size or shape. The engine combines estimates of performance gain, cost, and inherent limitations of the processor to grow candidate graphs in profitable directions while pruning unprofitable paths. This paper describes the dataflow graph exploration engine and evaluates its effectiveness across a set of embedded applications.     

基于多视图的特征模型定制

特征模型是捕获特定领域可复用软件需求的一种重要技术手段。对特征模型的复用通常采用定制的方式,通过定制使其适应领域内不同系统的特定需求。特征模型定制的一个难点在于定制过程往往涉及众多的利益相关者,而这些利益相关者的关注点各有不同。由于特征模型是针对整个领域的需求而组织的,特定利益相关者的关注点可能散布在整个特征模型中且可能与其他利益相关者的关注点相互交织,这为特定利益相关者的定制工作带来一定的困难。为此,文章提出一种基于多视图的特征模型定制方法,针对不同的利益相关者将其所关注的散布在整个特征模型中的信息聚类到不同的视图中,并提供一种约束一致性维护机制,方便相应的利益相关者的定制活动。     

MC环境下基于零件定制程度的工时定额研究

为了解决大规模定制生产环境下定制零件工时定额制定存在的问题,提出一种基于零件定制程度的工时定额方法。此方法首先分析了影响零件工时的主要特征,采用神经网络技术得出各主要特征的权重;然后运用模糊综合评判法计算基于零件主要特征的零件定制程度;最后通过事例推理技术(case-based reasoning,CBR)检索相似零件,根据相似零件的定制程度与工时信息,运用MATLAB软件建立零件工时的数学模型,计算出定制零件的工时。以某企业模具的平面安装面的加工时间计算为例对该方法进行验证,结果证明该方法具有较高的准确性和可行性。