一种改进型X波段双环锁相频率合成器的设计

介绍了双环锁相的基本原理,分析了传统的频率合成方法,提出了一种改进型双环锁相频率合成器的设计方案,采用低相噪、低杂散的小数分频锁相技术,并通过优化电路结构设计,实现了比传统双环锁相频率合成器更优的性能。该设计方案简单实用,已在实际工程中得到了应用,具有一定的推广价值。     

小数分频技术及其在卫星通信中的应用

简要介绍了小数分频技术的发展、应用和分类,通过探讨基于Σ-Δ调制技术的小数分频锁相环电路的原理,分析了由该锁相环构成的频率合成器的输出相位噪声和输出杂散,在此基础上提出了一种应用于卫星通信的小数分频频率合成器拓扑电路,并重点对其输出杂散进行了分析。通过采用AD4252锁相环芯片,VCO输出加固定分频的拓扑形式,较好地解决了小数分频输出杂散较大的缺点,设计结果得到了测试验证。     

一种基于双环小数分频锁相的低杂散频综设计

为解决传统单环小数分频锁相电路存在的整数边界杂散的问题,该文设计了一种基于双环小数分频锁相的电路结构。设置两级锁相环,通过前级锁相环产生可变参考信号,进入后级小数锁相环进行频率合成,实现了宽带小步进、低杂散频综的设计,电路结构简单,可靠性高;同时也提高了宽带频率合成器在细步进模式下的杂散抑制能力,是一种实现宽带细步进频率合成的好方法。     

一种快速换频的小数分频频率合成器

本文提出一种新的频率合成器,它通过引入一种新的脉冲频率鉴频器和采用小数分频技术,使得其具有换频速度快,并不需要附加小数分频补偿电路等优点.文章给出了这种合成器的原理框图,分析了它的性能,并列出部分实验结果.     

基于小数分频锁相的X波段频率合成器设计

介绍了一种基于小数分频锁相技术的X波段频率合成器的设计方法。该频率合成器采用了内部集成VCO的锁相芯片进行电路设计,可在8.45～9.55 GHz频率范围内实现任意步进点频输出,并可实现大带宽线性调频信号输出,具有低相位噪声、大带宽、高集成度、小体积、低功耗和低成本等优点。最后给出了频率合成器的测试结果,包括信号的频谱测试图、跳频时间测试曲线和相位噪声测试曲线等。     

C频段宽带低杂散频率合成器的设计与实现

在此介绍了小数分频锁相频率合成器的相关理论。设计一个带宽为580 MHz、杂散抑制度≤-60 d Bc、相位噪声≤-85 d Bc/Hz@10 k Hz的C频段宽带低杂散频率合成器。利用双环锁相频率合成技术和小数分频锁相技术,实现了宽带、低杂散的锁相频率合成器的设计。最后经过测试近端杂散指标≤-60 d Bc,远端杂散指标≤-70 d Bc,偏移10 k Hz的相位噪声为-89.95 d Bc/Hz,技术指标都优于设计要求。     

一种快速换频的小数分频频率合成器

本文提出一种新的快速换频的小数分频频率合成器,它通过引入一种新的脉冲频率鉴频器和采用小数分频技术,使得这种频率合成器具有换频速度決,不需附加补偿电路等优点。文章给出了这种合成器的框图,分析了它的性能,并列出了部分实验结果。     

源速率抑制小数分频频率合成器

本文提出一种新的自适应锁相频率合成器方案,它具有快的换频响应速度,高的频率分辨率和较纯的输出信号频谱,以及实现容易等优点。文中给出了实现框图,并对其原理作了较详细的说明。最后,从理论上计算了合成器换频所需时间,讨论了合成器环路对小数分频所引起的尾数效应的抑制。     

源速率抑制小数分频频率合成器

本文提出一种新的自适应锁相频率合成器方案,它具有快的换频响应速度,高的频率分辨率和较纯的输出信号频谱,以及实现容易等优点。文中给出了实现框图,并对其原理作了详细的说明。最后,从理论上计算了合成器换频所需时间,讨论了合成器环路对小数分频所引起的尾数效应的抑制。     

N位高速可编程序十进分频电路

数字锁相技术已广泛应用于频率合成器,以及某些要求高稳定度频率输出的特殊场合。可编程十进分频器是数字锁相式频率合成器的关键元件之一,以便实现f_(out)=Nf_r,其中f_r是参考频率,即频道间隔,N为编程数。一般的分频电路多级级联的分频系数是相乘,因此无法与数字拨盘开关配合直读,调节也将是跳跃式的。本文介绍的电路如图所示(以二级为例)。各级T210     

Low Power 1 GHz Frequency Synthesizer LSI's

To realize a low-power low-cost highly-reliable frequency synthesizer for a 1 GHz band radio, a bipolar presealer IC, and a CMOS LSI, consisting of a programmable counter, phase frequency comparator, and fixed divider, have been developed. The PLL synthesizer principle, using a pulse swallow counter, has been adopted for 1 GHz direct programmable count down. Adopting an advanced bipolar process and a diode AND circuit for the dual modulus presealer IC, high frequency operation at 1 GHz and 150 mW low power dissipation have been achieved simultaneously. To reduce the loop delay in the CMOS programmable counter, which limits the operating frequency, a new circuit configuration for the programmable counter and pulse swallow counter is adopted. As a result, 1 GHz frequency synthesizer LSI's have been developed with 150 mW low power dissipation for the presealer IC and 18 mW low power dissipation for CMOS LSI.     

A Novel Hybrid Phase-Locked-Loop Frequency Synthesizer Using Single-Electron Devices and CMOS Transistors

This paper proposes a novel phase-locked loop (PLL) frequency synthesizer using single-electron devices (SEDs) and metal-oxide-semiconductor (MOS) field-effect transistors. The PLL frequency synthesizer mainly consists of a single-electron transistor (SET)/MOS hybrid voltage-controlled oscillator circuit, a single-electron (SE) turnstile/MOS hybrid phase-frequency detector (PFD) circuit and a SE turnstile/MOS hybrid frequency divider. The phase-frequency detection and frequency-division functions are realized by manipulating the single electrons. We propose a SPICE model to describe the behavior of the MOSFET-based SE turnstile. The authors simulate the performance of the PLL block circuits and the whole PLL synthesizer. Simulation results indicated that the circuit can well perform the operation of the PLL frequency synthesizer at room temperature. The PLL synthesizer is very compact. The total number of the transistors is less than 50. The power dissipation of the proposed PLL circuit is less than 3 uW. The authors discuss the effect of fabrication tolerance, the effect of background charge and the SE transfer accuracy on the performance of the PLL circuit. A technique to compensate parameter dispersions of SEDs is proposed.     

应用于频率合成器的宽分频比CMOS可编程分频器设计

提出一种应用于射频频率合成器的宽分频比可编程分频器设计。该分频器采用脉冲吞吐结构,可编程计数器和吞脉冲计数器都采用改进的CMOS源极耦合（SCL）逻辑结构的模拟电路实现,相对于采用数字电路实现降低了电路的噪声和减少了版图面积。同时,对可编程分频器中的检测和置数逻辑做了改进,提高分频器的工作频率及稳定性。最后,采用TSMC的0.13μm CMOS工艺,利用Cadence Spectre工具进行仿真,在4.5 GHz频率下,该分频器可实现200515的分频比,整个功耗不超过19 mW,版图面积为106μm×187μm。     

一种基于集成锁相技术的宽带频率合成器

简述了机载火控雷达频率合成器的设计方法,着重介绍了一种基于集成锁相技术式的宽带、高可靠的实用型频率合成器.对合成器相噪指标、带宽、捷变频时间进行了深入分析,详细阐述了合成器的设计思想和电路实现方案,其相噪指标类似于锁相合成器而频率切换时间类似于直接合成器.合成器具有大带宽、捷变频、低相噪等特点,可应用于小型化的雷达及信号模拟器系统.     

基于ADF4350锁相频率合成器的频率源设计与实现

介绍了ADF4350锁相频率合成器的内部结构,在此基础上,分析和探讨了ADF4350锁相频率合成器的基本原理和工作特性.结合ADF4350的工作特性,给出了一种用AVR单片机控制ADF4350锁相频率合成器的频率源设计方法.对于环路滤波器,运用ADIsimPLL软件进行仿真和设计.通过对锁相环硬件电路的调试和编写相关单片机控制程序,实现了一个性能较好的频率源.     

低相位噪声微波锁相频率源设计

介绍了一种用单片机控制的微波锁相频率源的设计思想、设计方法以及实验测试结果。在对锁相技术（PLL）研究的基础上，从理论上提出了锁相源对参考晶振的指标要求，分析了单片机对输出信号频谱纯度的影响，总结设计中需要注意的几个问题，并提出相应的解决方案，使锁相频率源的性能指标达到最佳状态。     

微波取样锁相频率合成器的设计

阐述了微波接收机中的相位噪声概念及本振源频率不稳定度的实际测量参数,并简要介绍了频率合成技术和锁相环路工作原理.针对卫星电视接收机中微波高稳定本振源的要求,重点研究了取样锁相频率合成器电路的优化设计及性能.     

Design of Down Scalers in Mixed-Signal GHz Frequency Synthesizer

An optimized method is presented to design the down scalers in a GHz frequency synthesizer.The down scalers are comprised of dual modulus prescaler (DMP) and programmable & pulse swallow divider,different methods of high frequency analog circuit and digital logical synthesis are adopted respectively.Using a DMP high speed,lower jitter and lower power dissipation are obtained,and output frequency of 133.0MHz of the DMP working at divide-by-8 shows an RMS jitter less than 2ps.The flexibility and reusability of the programmable divider is high;its use could be extended to many complicated frequency synthesizers.By comparison,it is a better design on performance of high-frequency circuit and good design flexibility.     

基于ADF4351的频率源设计与实现

针对现代通信系统对频率源的频谱纯度、频率范围和相位噪声要求的提升,提出了一种高性能可调频率源。分析和探讨了ADF4351锁相频率合成器的基本原理和工作特性。结合ADF4351的锁相环和倍频器来产生宽频带频率源,同时借助于数字衰减器和低噪放来实现输出功率可调。对于锁相环电路,运用ADIsim PLL软件进行仿真。通过对硬件电路的调试和编写相关单片机控制程序,实现了可同时输出5路、频率范围为35 MHz~4.4 GHz、功率可调、低杂散和低相噪的稳定频率源。     

数模混合GHz级频率综合器下变频模块设计

介绍了一种应用于GHz级高速频率合成器的数模混合下变频模块.采用了高速射频双模预分频器与数字逻辑综合生成的可编程吞脉冲分频器相结合的设计方法.双模预分频实现了高速低抖动低功耗,双模预分频器工作在除8状态输出133MHz频率时,均方差抖动小于2ps;可编程吞脉冲分频器算法灵活、设计复用性强,该算法可以灵活运用到许多复杂频率综合系统.相比较而言,该设计获得了更好的高频电路性能与设计复用性.