Σ-Δ调制频率合成器

分析了∑-△调制技术，并把该技术应用于小数分频合成器中，使小数分频误差能量频谱被整型而远离载频。     

一种先进的N分数锁相环频率合成器

分析了N分数PLL频率合成器，并把∑－△调制技术应用于频率全盛器中，解决了频率分辨率和鉴相器工作频率之间的矛盾，同时大大提高了噪声性能。     

数字高阶△-∑调制频率合成器的分析与实现

由小数分频频率合成器中相位累加器与数字一阶△-∑调制器的等效性出发，用ADS软件仿真证实了高阶数字△-∑调制对量化相位噪声的高通整型功能，从而有效地解决了小数分频的杂散问题。最后硬件电路实现了基于△-∑调制的小数分频跳频频率合成器，频率范围为590～1000MHz，在偏离主频10KHz时相噪优于-93．76dBc／Hz，频率分辨率可以小于100Hz，转换时间小于50μs，在跳频频率间隔1MHz时每秒可达2万跳。     

基于△∑调制技术的小数分频合成器的设计和实现

本文分析了小数分频频率合成器中存在的相位杂散的问题,以及解决问题的△∑调制技术.通过采用CX72301芯片的硬件电路在接近GHz量级的频率上实现了使用△∑调制技术的频率合成器,获得了良好的相噪性能指标及几个μs的转换时间.     

Σ-△调制频率合成器

分析了 Σ-△调制技术 ,并把该技术应用于小数分频合成器中 ,使小数分频误差能量频谱被整型而远离载频     

∑-△调制技术在小数分频器中的应用

小数分频技术解决了锁相环频率合成器中鉴相频率和输出频率分辨率的矛盾。但一般的小数分频技术引入了严重的小数杂散问题。因为△-∑调制技术对噪声具有整形的作用，把∑-△调制技术应用在小数分频频率合成器中，与传统的PLL（锁相环）频率合成器相比具有明显的优越性，他可以提供很宽的频率范围、极高的频率分辨率、较低的单边带相位噪声以及良好的杂散性能。     

一种新型小数分频频率合成器的设计

本文介绍了小数分频频率合成器的特点,并使用CX72300设计了一种小数分频频率合成器,所设计的频率合成器指标为：工作频率范围950～1450MHz,500MHz内杂散优于-50dBc,相位噪声优于-90dBc／Hz（偏10kHz）,频率步进在50Hz以下。     

宽带小步进频综的小数分频PLL解决方案

为了简化宽带小步进频率综舍器的设计方案和降低成本,提出了小数分频PLL的解决方案;分析了小数分频模式下杂散的来源;通过改变小数分频参考频率方法解决整数边界点杂散;给出了小数分频频率解析度的计算方法和环境温度变化时的数字锁定指示窗口的设置方法。实际应用表明该方案能够满足设计要求,具有低相位噪声、低成本、宽带宽的特点。     

基于∑△调制的频率合成器及其性能

∑△模数变换器使用内部１位置化器就能提供较高分辨率的输出，将∑△调制技术应用于频率合成器中，能较好的提高频率合成器的频率覆盖范围，相位噪声及频率分辨率，定量地分析了∑△调制频率合成器的性能，给出了实现方法。     

基于FPGA的小数频率合成器

文章介绍了采用∑△调制技术的小数频率合成器.为了提高分频信号的质量和减少小数分频器的小数杂散,采用了三阶单环∑△调制技术.本文还提出了采用这种原理的具体电路实现方式.     

小数分频频率合成器及其相位补偿技术

本文在简单介绍小数分频频率合成器基本原理的基础上,对其中的核心问题—相位补偿技术进行了详细研究,给出了相位点补偿、欠补偿和全补偿的概念,提出了用单片机控制实现相位全补偿的新方案。最后详细介绍了小数分频频率合成器的具体实现。     

高性能小数频率合成器的研究与设计

小数频率合成技术是实现高分辨率低噪声频率合成器的重要技术手段之一。在分析研究小数频率合成的基本原理及其杂散抑制技术方法上,基于通用灵活的设计思想,采用FPGA集成技术设计了一种基于-Δ调制技术的高性能小数分频器,利用该分频器实现的频率合成器,频率范围800~1 200 MHz,频率分辨率达到nHz量级,偏离主频10 kHz处单边带相位噪声优于-105 dBc/Hz,应用于某高纯微波合成信号发生器中,获得了令人满意的效果。     

基于ADS的锁相频率合成器的相位噪声性能仿真

快速有效的频率合成器的相位噪声性能仿真可以对频率合成器的设计实现提供有效的帮助.对此我们提出了一种仿真频率合成器整体相位噪声性能的新方法.首先对在Cadence下仿真得到的频率合成器中各模块相位噪声曲线进行拟合,然后在ADS下对应建立各模块的噪声模型,通过在ADS下仿真快速得到频率合成器整体的相位噪声性能.通过仿真验证了这种方法准确、快速.     

U波段小数分频锁相环型频率综合器

使用0.18μm1.8VCMOS工艺实现了U波段小数分频锁相环型频率综合器,除压控振荡器(VCO)的调谐电感和锁相环路的无源滤波器外,其他模块都集成在片内。锁相环采用了带有开关电容阵列(SCA)的LC-VCO实现了宽频范围,使用3阶MASHΔ-Σ调制技术进行噪声整形降低了带内噪声。测试结果表明,频率综合器频率范围达到650～920MHz;波段内偏离中心频率100kHz处的相位噪声为-82dBc/Hz,1MHz处的相位噪声为-121dBc/Hz;最小频率分辨率为15Hz;在1.8V工作电压下,功耗为22mW。     

800 MHz射频频率合成器的设计及相位噪声性能分析

介绍了3．5GHz宽带无线固定接入系统射频接收机中800MHz频率合成器的设计,讨论了环路滤波器以及压控振荡器等环路部件对频率合成器输出信号相位噪声性能的影响,提出了低相位噪声频率合成器的设计方法。最后结合实际系统分析了本振信号相位噪声对基带接收机16QAM解调误码性能的影响,并给出计算机仿真的结果。     

频率合成器的相位噪声分析

频率合成器广泛应用于现代各种电子设备中,甚至被人们喻为众多电子系统的"心脏"。其性能好坏直接影响通信设备的性能,尤其是影响接收机的灵敏度和选择性。对频率合成器相位噪声的概念进行了简单的阐述。从锁相环的分析模型出发,介绍相位噪声的特性,分析了影响相位噪声的各种主要因素,并提出了提高频率合成器相位噪声性能的一些基本方法。通过实例介绍了环路滤波器参数的选择与计算。     

一种低相位噪声的UHF频段小数分频频率综合器

提出并实现了一款采用相位噪声优化技术的特高频(UHF)频段小数分频频率综合器,其工作频率为0.8～1.6 GHz.采用死区消除技术减少了鉴频鉴相器和电荷泵的噪声对系统的影响.采用分布式变容管结构和二阶谐波滤除技术设计压控振荡器,使压控振荡器获得了更低的相位噪声.采用新型的陷波滤波技术设计△-∑调制器,进一步降低带内相位噪声和系统的杂散.采用TSMC 180 nm CMOS工艺进行了流片验证.测试结果表明该频率综合器在0.01,1和10 MHz频偏处的最大相位噪声分别为-95,-127和-146 dBc/Hz,杂散抑制低于-81 dBc,而频率综合器芯片的功耗仅为20 mW,芯片面积为2.5 mm×1.1 mm.     

C波段宽带低噪声频率源的研制

介绍了利用锁相环和混频技术,实现C波段低相噪跳频源的方案,该方案通过两个环路同时实现跳频及混频,步进36MHz,输出频率4428~5220MHz,具有低相位噪声,低杂散等特点。和以往锁相频率合成的不同之处在于:以往混频时采用主环信号4428~5220MHz作为混频器的RF端,而本方案为可以充分抑制辅环杂散,通过放大器将主环信号放大作为混频器的本振LO端。测试结果表明达到系统对项目的指标要求,该频率合成方案是可行的。     

小数分频频率合成器的计算机辅助设计

通过介绍小数分频频率合成器的基础理论，详细阐述了利用Agilent公司的ADS软件进行小数频率合成器的计算机辅助设计与过程。仿真结果表明，运用ADS仿真模拟有利于提高电路设计和制造水平，对实际中应用小数分频频率合成技术具有较好的借鉴意义。