TE28F160型闪速存储器及其应用

着重介绍Intel 5V FlashFile^TM的特点及TE28F160在嵌入式系统中的应用。     

Atmel闪速存储器编程指要

对美国Atmel公司闪速存储器的编程特点、编程步骤进行了详细的介绍。还给出一个具体的数据采集系统，该系统可用于诸如振动信号等多测点、大样本的数据采集和保存。     

浅析闪速存储器接口的类型与应用

本文主要对闪速存储器(闪存)的接口类型和应用进行浅析。通过对闪速存储器的NOR型和NAND型所涉及到的各种接口分类、接口应用的时序和传输方式的比较,进一步的阐明了闪速存储器接口的特性和应用的趋势。     

8M单5V电源闪速存储器

HY29F080是Hyundai公司一款SMbit单SVCMOS闪速存储器。读、编程和擦除操作都用单SV电源。其内部提供产生和稳压电压供编程和擦除操作用，这样器件就不需要高电压电源来完成这些功能。该器件也可编程为标准EPROM编程器。其存取时间可小到55us。它消除了总线争用，具有独立的片选（CE＃）、写使能（WE＃）和输出使能（OE们控制（见图1）。此间存与JEDEC单电源闪速命令系统标准兼容。用标准微处理器写定时把命令写入命令寄存器，发送一个内部状态机器命令来控制擦除和编程电路。此器件的编程是用执行4周期程序命令一次执行一个字节…     

速闪存储器的应用与市场

扼要介绍速闪存储器在计算机、通信等领域中的应用及市场前景。     

新型大容量闪速存储器DA28F640

详细介绍了新型大容量存储器ＤＡ２８Ａ６４０的使用方法，包括产品性能、软硬件设计要点、容量扩充方法、设计体会。给出了硬件设计原理图和软件流程图。     

基于SiGe量子点实现增强F-N隧穿的低压闪速存储器

提出了一种用于半导体闪速存储器单元的新的Si/SiGe量子点/隧穿氧化层/多晶硅栅多层结构,该结构可以实现增强F-N隧穿的编程和擦除机制.模拟结果表明该结构具有高速和高可靠性的优点.测试结果表明该结构的工作电压比传统NAND结构的存储器单元降低了4V.采用该结构能够实现高速、低功耗和高可靠性的半导体闪速存储器.     

SoC嵌入式flash存储器的内建自测试设计

深亚微米技术背景下，嵌入式存储器在片上系统芯片(system-on-a-chip，SoC)中占有越来越多的芯片面积．嵌入式存储器的测试正面临诸多新的挑战。本文论述了两种适合SoC芯片中嵌入式flash存储器的内建自测试设计方案。详细讨论了专用硬件方式内建自测试的设计及其实现，并且提出了一种新型的软硬协同方式的内建自测试设计。这种新型的测试方案目标在于结合专用硬件方式内建自测试方案并有效利用SoC芯片上现有的资源，以保证满足测试过程中的功耗限制，同时在测试时间和芯片面积占用及性能之间寻求平衡。最后对两种方案的优缺点进行了分析对比。     

嵌入式Linux系统下闪存设备驱动程序设计

嵌入式系统通常使用闪存作为存储设备,通过MTD技术可以方便地访问flash这样的MTD设备。本文中介绍了Linux驱动程序框架,详细分析了MTD设备驱动程序的层次结构和数据结构,以EBD9315开发板为例,系统地给出了如何针对Nor flash设计MTD驱动程序。     

嵌入式闪存器件技术进展

首先介绍了嵌入式闪存器件的基本工作原理,并根据具体的技术特点和应用整理归纳出了嵌入式闪存器件的三种主流单元结构:单晶体管器件结构、分裂栅器件结构和选择晶体管加存储晶体管的两管器件结构,然后详细分析和比较了这三种器件结构的优缺点。接着进一步重点介绍嵌入式闪存器件近年来的最新发展,列举了传统浮栅器件在65 nm技术代的先进解决方案,并讨论了融合分立电荷陷阱存储概念的新型SONOS和纳米晶存储技术,介绍了该类型技术较之传统浮栅结构的突出优势以及目前的研究进展。最后,对嵌入式闪存技术在32 nm以下节点将遭遇的瓶颈以及进一步发展方向进行分析和展望,给出了可能的解决方案。     

新的非平面Flash Memory结构

提出了一种为在低压下工作的具有较快编程速度的新的非平面的flash memory单元结构,该结构采用简单的叠栅结构并只需增加一步光刻制做出这一新的沟道结构.对于栅长为1.2μm flash单元,获得了在Vg＝15V,Vd＝5V条件下编程时间为42μs,在Vg＝-5V,Vs＝8V条件下的擦除时间为24ms的高性能flash单元,这一新结构的编程速度比普通平面型快闪存储器要快很多.这种新结构flash单元在高速应用场合下具有很好的应用前景.     

基于FPGA和NAND Flash的存储器ECC设计与实现

针对以NAND Flash为存储介质的高速大容量固态存储器,在存储功能实现的过程中可能出现的错“位”现象,在存储器的核心控制芯片,即Xilinx公司Virtex-4系列FPGA XC4VLX80中,设计和实现了用于对存储数据进行纠错的ECC算法模块。在数据存入和读出过程中,分别对其进行ECC编码,通过对两次生成的校验码比较,对发生错误的数据位进行定位和纠正,纠错能力为1 bit/4 kB。ECC算法具有纠错能力强、占用资源少、运行速度快等优点。该设计已应用于某星载存储系统中,为存储系统的可靠性提供了保证。     

新的非平面Flash Memory结构

提出了一种为在低压下工作的具有较快编程速度的新的非平面的flash memory单元结构,该结构采用简单的叠栅结构并只需增加一步光刻制做出这一新的沟道结构.对于栅长为1.2μm flash单元,获得了在Vg＝15V,Vd＝5V条件下编程时间为42μs,在Vg＝-5V,Vs＝8V条件下的擦除时间为24ms的高性能flash单元,这一新结构的编程速度比普通平面型快闪存储器要快很多.这种新结构flash单元在高速应用场合下具有很好的应用前景.     

SCDI结构快闪存储器件Ⅱ:实验与器件特性

采用1.2μm CMOS工艺技术制作出台阶沟道直接注入(SCDI)快闪存储器件,该种器件具有良好的器件特性.在Vg＝6V,Vd＝5V的编程条件下,SCDI器件的编程速度是42μs,在Vg＝8V,Vs＝8V的擦除条件下,SCDI器件的擦除速度是24ms.与相同器件尺寸的普通平面型的快闪存储器件相比,SCDI器件的特性得到了显著地提高.在制作SCDI器件的工艺中,关键技术是制作合适的深度和倾斜角度的浅的台阶,同时减少在制作Si3N4侧墙的刻蚀损伤.     

SCDI结构快闪存储器件Ⅱ:实验与器件特性

采用 1.2 μm CMOS工艺技术制作出台阶沟道直接注入 (SCDI)快闪存储器件 ,该种器件具有良好的器件特性 .在 Vg=6 V,Vd=5 V的编程条件下 ,SCDI器件的编程速度是 4 2 μs,在 Vg=8V,Vs=8V的擦除条件下 ,SCDI器件的擦除速度是 2 4 m s.与相同器件尺寸的普通平面型的快闪存储器件相比 ,SCDI器件的特性得到了显著地提高 .在制作 SCDI器件的工艺中 ,关键技术是制作合适的深度和倾斜角度的浅的台阶 ,同时减少在制作 Si3N4 侧墙的刻蚀损伤     

Flash器件中氧化硅/氮化硅/氧化硅的特性

对普遍采用的氧化硅/氮化硅/氧化硅( ONO)三层复合结构介质层的制备工艺及特性进行了研究分析,研究了ONO的漏电特性以及顶氧( top oxide)和底氧( bottom oxide)的厚度对ONO层漏电的影响.结果表明,采用较薄的底氧和较厚的顶氧,既能保证较高的临界电场强度,又能获得较薄的等效氧化层厚度,提高耦合率,降低编程电压.     

Fault Models and Test Procedures for Flash Memory Disturbances

Disturbances are special type of faults that are unique to flash memories. Causes of the disturbances are defects within the insulating layers of the memory element. These defects result in abnormal behavior of a memory cell under specific conditions. This paper describes characteristics of these defects as well as their manifestation as DC-Programming, DC-Erasure, and Drain Disturbance. We develop fault models to capture the behavior of faulty flash memories. We introduce three different fault models based on the underlying defects in a memory cell. These models are: Simple, Exclusive and General Fault model. Further, we develop test algorithms that detect disturbance faults under each of the fault models. The test algorithms reported in this paper for the simple fault model for each type of disturbance require optimal number of program, read, and flash operations; where as the algorithms for the remaining two fault models require near optimal number of these operations.