数字锁相环相位噪声分析及仿真研究

数字锁相环作为广泛应用的一种频率合成技术,其相位噪声是关键的技术指标。本文对频率源相位噪声的原理进行了扼要阐述,然后从数字锁相环的相位噪声分析模型出发,讨论了环路带宽内和环路带宽外各部件对输出相位噪声的影响。以数字鉴相器ADF4110设计的锁相环为例,利用ADS软件进行电路仿真,进一步验证了分析结果,为数字锁相环的设计,提高相位噪声性能提供了参考依据。     

基于PLL频率合成器锁相环的降噪技术

随着无线通信技术的发展以及测试仪器小型化的需要,基于PLL频率合成器锁相环的应用也越来越广泛,这就提出了一个如何在此类锁相环中获得低相位噪声信号的问题。本文简要介绍了PLL频率合成器的基本概念、锁相环的噪声源以及基于频率合成器锁相环相位噪声的估算,在此基础上结合理论推导和工程经验提出了改善相位噪声指标的几种技术措施,包括提高鉴相灵敏度和鉴相频率、优化环路滤波器、改善电源滤波等多种手段。实践证明方法可行有效,获得的环路输出信号不但相位噪声指标满足设计要求,而且杂散信号较少且幅度很低,也为其他该类锁相环的设计和调试提供了有益的参考。     

导航信号载波跟踪环路的研究

针对动态环境下的GPS导航信号,研究了载波跟踪环路的设计.三阶锁相环能准确无误的跟踪频率斜升激励,环路参数较多,在噪声性能优化上拥有更广的自由度,采用二阶锁频环辅助三阶锁相环的载波跟踪环路,并给出了环路参数的设计方案,分析了环路参数对环路测量误差的影响.     

锁相环相位噪声的研究与仿真

锁相环在数字电路中一个重要的应用就是作为频率合成器产生高性能的时钟。本文介绍了锁相环的工作原理,重点研究了锁相环输出时钟的相位噪声的影响因素。通过对其线性环路模型进行频域分析,运用反馈控制理论,讨论了环路内各器件的噪声对其输出信号相位噪声的影响。得到了锁相环能良好改善环路带内噪声的分析结果,并且利用ADS搭建仿真电路,验证分析结果,为今后高性能频率合成器的设计和应用提供参考依据。     

用数字锁相环的高精度频率源——分析美国2010B型可驯标准频率源

本文介绍一种采用数字锁相环的高精度频率源,参考样机为美国2010B型可驯标准频率源。对其电原理图进行了深入的理论分析。直接从离散的角度出发,建立了描述该频率源性能的数字锁相环模型;推导了环路的差分方程;利用计算机进行模拟得到了环路的响应曲线;并对所得曲线进行了讨论。在理论分析的基础上,对2010B的电路进行了部分的修改与简化,以全部国产元器件完成了一台高精度频率源的实验样机,并与国产P020型长波定时校频接收机配套组成一个反馈系统,可以把频率源的输出频率锁定在罗兰—C信号的原子频标上,以用于定时与校频。实验表明,频率源与PO20型     

便携式场强测试仪参考环的低噪声设计

本文主要介绍了根据便携式场强测试仪第一本振要求对其参考环进行低噪声设计。首先介绍了环路滤波器带宽的设计;然后介绍了提高参考环输出频率再分频以降低相位噪声的方法。参考环工作时,采用频谱分析仪测试,电路的频带,单边带相位噪声和频率分辨率等指标完全满足第一本振的要求,并且稳定可靠,功耗低,取得了预期的效果。     

基于DDS的C波段宽带小步进低相噪频率源的设计与实现

设计一款基于直接数字频率合成(DDS)驱动的C波段频率源,该频率源使用AD9912 DDS芯片产生低频参考,通过驱动锁相环产生C波段的频率输出。其中,DDS作为驱动可以保证频率综合器足够细小的分辨率,锁相环作为可变次数倍频器可完成对参考频率的频率倍增,从而在C波段范围下同时实现宽频带、小步进、低相位噪声与低杂散的指标要求。通过实验与测试,该频率源可以1k Hz为频率步进实现6.75~7.75GHz的频率输出范围,其相位噪声达到―95dBc/Hz@10kHz,杂散抑制度达到70dBc。即与典型的锁相环结构相比,在同样的频率步进与输出频率下,实现了宽频带,并获得了更好的杂散表现与相位噪声。     

数字锁相环的相位噪声分析

随着信息化社会的发展,数字锁相环越发受研发人员的重视.而相位噪声是衡量数字锁相环性能的关键技术,更是研究的重点.介绍数字锁相环的组成结构和工作原理,建立环路各个模块的相位噪声模型,从闪烁噪声和白噪声的特性入手,定性分析相位噪声的影响因素,并针对电荷泵增益和环路滤波器阻抗对锁相环电路相位噪声的影响进行了仿真,进一步验证了...     

一种高分辨低杂散频率合成方法

针对频率合成器分辨率和范围之间的矛盾及影响频率稳定度的相位噪声问题,提出一种基于两级小数分频锁相环的频率合成方法,该方法以前级小数分频锁相环实现频率高分辨特性;后级小数分频锁相环对输出信号相噪抑制的基础上,实现输出频率范围的扩展;通过在两级小数分频锁相环之间设计窄带锁相环滤波器对前级小数分频锁相环的噪声进行隔离,且窄带锁相环滤波器的鉴相频率根据后级小数分频锁相环分频比的小数值进行切换,实现对频率合成器的小数分频杂散的有效抑制。     

一种高阶锁相环的并行校正方法

锁相频率合成器在现代通信中已经得到广泛使用。使用锁相频率合成器时,如果还需要锁相,则会形成高阶锁相环,从而产生稳定性问题。介绍了一种控制系统中硬件并行校正方法,使高阶环降为普通的二阶环,解决环路稳定性问题。     

基于ADF4002的低相噪取样本振设计

本文设计并实现了一种微波锁相环中取样器的本振电路,取样本振以频率合成芯片ADF4002为鉴相器,反馈通道采用内插混频器的结构,避免了单环通过简单倍频产生的相位噪声恶化。详细阐述了取样本振电路的实现方案和工作原理,并使用仿真软件对环路滤波器进行设计。通过实验测试,输出频率为214．815MHz时锁相环的相位噪声为：-137dBc／Hz@10kHz、-140dBc／Hz@100kHz,最大输出频率间隔1MHz,满足了取样本振的低相位噪声和高频率分辨率的要求。     

基于FLL与PLL级联的高动态载波跟踪技术

高动态给载波的跟踪带来了很大的困难,本文研究采用锁频环（FLL）和锁相环（PLL）相结合的方法来实现载波跟踪。对常用的叉积自动频率跟踪环（CPAFC）提出了改进,改进后的鉴频算法具有更宽的鉴频范围和更小的估计误差。通过MATLAB对整体环路进行了仿真,结果表明该环路可实现在低信噪比、多普勒频移为±300 kHz、频率一次变化率为30 kHz/s下实现载波的跟踪。     

基于HMC983/984的宽带射频源的设计

为了实现一种适用于C波段和X波段的宽带射频源,利用锁相环频率合成原理,构建了射频源的实现方案,介绍了频率合成芯片HMC983/984,设计了所需的宽带微带定向耦合器,并对环路滤波器进行了设计,解析了射频源功率和频率分辨率的设计过程,说明了软件控制、滤波电路、电源设计和参考输入/反馈输入功率设计中的注意事项,并最终完成了5～10 GHz的射频源的设计.实验表明,输出信号的频率误差小于士0.001％,功率平坦度在士2.0 dB以内,达到了预期的设计指标.     

提高串联型逆变器频率跟踪速度的研究

分析了串联型逆变器频率跟踪电路的电路参数对逆变器运行的稳定性和动态性能的影响,提出了一种简单实用的变带宽电荷泵锁相环逆变控制方法,对其稳定性和动态响应能力进行了理论分析和仿真验证.仿真结果显示,该方法可以大大提高逆变器频率跟踪速度,并且不会影响环路正常工作时的稳态误差和噪声抑制性能.     

基于频率合成的射频扫频源的设计

为了给便携式类电子设备提供简易射频扫频源,利用锁相环频率合成原理,使用集成锁相环芯片LMX2470设计了S波段扫频源,介绍了硬件及软件设计.试验结果表明,频率误差小于±0.0001%,功率平坦度在±1.5dB以内,达到了预期的设计指标.     

基于STM32的频率合成及其存储设计研究

频率合成器作为现代通信系统中电子设备的核心部分,其设计的优劣直接影响到电子通信系统的性能、成本,且其实现方式也对设计者的一个巨大的挑战,因此设计了一种基于STM32的频率合成及存储系统。系统包括按键输入模块、液晶显示模块、频率合成模块、存储管理模块组成,并通过对频率合成器模块中的三阶环路滤波器的设计及实现与锁相环模块的相关参数的设置及优化,实现了输出频率范围为34.375MHz～4.4GHz的宽频带多频点的频率信号源的设计及功率数据的存储。因此,信号源输出具有高精度、低相位噪声且稳定的信号,能够满足更多场景的需求。     

基于改进型环路滤波器的单相锁相环

针对单相锁相环(Phase-lock Loop, PLL)受PI控制器饱和抑制造成滤波性能不足这一问题,提出了一种基于改进型环路滤波器的单相锁相环。该锁相环通过增加抗饱和PI控制器,改进环路滤波器,提高滤波性能。在输入同时含有直流和谐波干扰情况下,对电网实时相位进行锁相跟踪,可以明显提高锁相精度。利用Matlab/Simulink平台对改进型单相锁相环在电网畸变时的适应性、抗干扰性进行仿真分析。并基于TMS320F28335 DSP芯片为核心的实验平台进行实验验证,结果表明,该方法能快速准确地跟踪系统频率变化,达到锁相效果。     

用于锁相接收机的数字锁枉环变带宽仿真研究

在航天技术和锁相接收机中,为了快速捕捉和提取噪声中的有用信号以及提高信噪比,希望锁相环宽带能在一定范围内根据信号的情况而变化,本文提出了一种变带宽数字锁相环的基本原理和环路结构。对变带宽数字锁相环进行了数学建模与Matlab仿真。通过建模、仿真和合理设置参数,证明该数字锁相环结构可以在一定范围内变化其带宽,并能有效提取和跟踪淹没在噪声中的微弱信号。     

三相并网变流器弱电网下频率耦合抑制 控制方法

该文针对弱电网情况下三相并网变流器的频率耦合现象的产生机理和抑制方法开展了研究。首先在静止坐标系下针对三相并网变流器进行复矢量形式的导纳建模,模型中考虑了控制器中电流环、锁相环和直流电压环的影响。然后在模型基础上重点研究了锁相环和直流电压环对频率耦合特性的影响,基于系统的等效传递函数框图,分析了在弱电网条件下频率耦合分量对系统稳定性的影响。为了抑制频率耦合特性,针对系统中由于锁相环影响q轴电压和直流电压环影响d轴电流引起的dq轴不对称的问题,提出了补偿锁相环和电压环不对称影响的频率耦合抑制控制方法,理论分析表明该改进控制方法可以有效抑制频率耦合现象,提高系统稳定性。最终通过实验验证了所提频率耦合抑制方法的有效性。     

基于锁相环的PMU频率跟踪特性的分析与仿真

设计基于锁相环(phase-loclced loop,PLL)的相量测量装置(phasor measurement unit,PMU),目的是借助PLL的频率跟踪能力提高PMU相量测量精度。为验证PLL的动态跟踪特性和效果,根据PLL等相位采样脉冲产生的原理和环路传递函数进行分析和逻辑仿真。结果表明,PLL存在环路滤波纹波、前置滤波延迟和自身滤波延迟等方面的因素,对PLL的频率跟踪精度产生不良影响,且无法消除。结论说明锁相环并不具备所谓的高精度特性,不宜用于动态频率下的同步相量测量。