具有逻辑仿真功能的数字电路测试语言

本文率述了数字电路测试系统中的测试语言的设计以及逻辑功能仿真的实现。     

深亚微米工艺下逻辑功效法延时估算的改进

逻辑功效法延时估算是由Sutherland I E提出的,可以在设计初期快速估算逻辑门和逻辑电路的延时,减小逻辑电路设计的难度。但是,随着深亚微米CMOS工艺的普及,短沟道效应开始影响经典逻辑功效法的正确性。为了提高逻辑功效法估算精度,提出一种考虑速度饱和效应的改进方法,该方法主要分两步：首先,考虑反相器PMOS与NMOS宽之比,精确估算反相器的延时,并归一化;然后,基于反相器的延时和速度饱和的影响,估算逻辑门的延时。仿真模型采用了美国亚利桑那州立大学的PTM 32nm、65nm、90nm和130nm的模型,45nm采用了北卡罗来纳州立大学的FreePDK的模型,结合hspice仿真。经实验数据对比,该方法对与非门延时的估算精度提高约10%。     

基于动态标记的FPGA延迟优化算法

DAG－MAP是一个面向延迟优化的FPGA工艺映射算法,其中的标记过程是该算法的核心,文中对原算法中的标记过程进行了研究,提出了一个改进的标记方法,对MCNC标准测试电路所做实验的结果表明,该算法比原算法更为有效,并且算法所用的时间没有明显增加。     

异或门低功耗优化展开方法

异或门实际输出信号具有空间相关性，为了便于进行低功耗优化的研究，现有方法将异或门输出信号假设为随机信号，并以异或门输入信号的置1概率为依据进行低功耗优化。文中不仅从概率的角度指出现有方法的局限性，而且推导出直接用输入信号的跳变密度计算2输入端异或门输出信号跳变密度的计算公式，进而提出用输入信号跳变密度对异或门进行低功耗优化展开的新方法。实验结果表明：文中方法的功耗降幅为现有方法的3倍多；同时，文中方法优化展开后与异或门功耗的实际模拟结果相比，其理论计算值的误差比较小（平均仅为0．97％），从实验的角度证明了文中关于异或门低功耗优化展开所做的理论分析的正确性。     

基于形式化描述的逻辑分层延迟PSO算法及应用

在对微粒群优化信息传播模式进行定义的基础上,提出一种改进型PSO算法.该算法从提高算法运算效率,防止局部最优的角度出发,采用了一种用于微粒群算法最优值通讯的逻辑分层延迟传播模式.在该种传播模式下,其优化信息的传播范围具有逻辑分组延迟和随计算进行逐渐扩大的传播特征,从而保证了算法的遍历性和全局收敛特征.计算机仿真结果证明了所提出算法的有效性.     

基于损耗均分模型的控制逻辑优化

实际的工业自动化控制过程中,存在着一种根据特定需求启动和关闭某些设备的运行方法.这种方法需要综合考虑使用设备的多种条件,如果按照传统的排列组合等方式编程,程序将会十分繁复、容易出错.本文通过数学上的分析,给出了一套更优化的逻辑,使得程序更加简明易查.     

E模型基于延迟抖动的扩展

抖动是影响VOIP语音质量的主要因素之一,它的影响主要表现在导致延迟状态不稳定及使丢包率增加两方面,使用PESQ方法可以定量地分析抖动在这两方面对语音质量造成的影响.在此基础上对E模型进行扩展,为E模型加入抖动这个参数,从而更准确地预测质量.实验结果表明,与原模型相比,在延迟不稳定的情景下它比原模型更加准确.     

逻辑平衡与高速数字电路

在设计者进行系统和电路级设计时,时常会将要实现的逻辑功能或操作较为平均地分配到时序中的各个阶段,称之为逻辑平衡设计。该论文引用了逻辑平衡的方法,将其运用在高速数字部件设计中,以常用运算单元如计数器,有限状态机和乘法器的高性能设计方案为例,分析了逻辑平衡在高速集成电路设计中的应用;并分析了逻辑平衡的方法在减小电路面积,提高电路的性价比和降低电路功耗中的作用。     

MATLAB在数字电路中的应用

在数字电路教学中,运用MATLAB仿真软件,进行理论与仿真验证相结合,将更好地帮助学生理解和掌握数字电路理论,为提高学生的实际操作能力打好基础.     

数字逻辑电路的Simulink仿真

数字逻辑电路的逻辑验证是一件繁琐的工作，费时又费力，本文采用ＭＡＴＬＡＢ附带的图形仿真工具Ｓｉｍｕｌｉｎｋ数字逻辑电路的仿真，简单方便，成本低。为数字逻辑电路的逻辑验证和实验教学提供了一种新的方法。     

《数字逻辑》课程教学改革的探索

为了适应科技的迅速发展和新世纪社会对人才新的需求．从我校的具体情况出发,从理论教学、实践教学等方面,对传统的《数字逻辑》课程在教学手段、内容、和考核方式上进行探索,通过采取这一系列改革措施,提升教学质量,从而有助于学生更积极主动地进行学习,发挥其想象力和创造力。     

《数字逻辑》课程教学改革的探索

为了适应科技的迅速发展和新世纪社会对人才新的需求,从我校的具体情况出发,从理论教学、实践教学等方面,对传统的《数字逻辑》课程在教学手段、内容、和考核方式上进行探索,通过采取这一系列改革措施,提升教学质量,从而有助于学生更积极主动地进行学习,发挥其想象力和创造力。     

数字单稳态电路逻辑设计

单稳态电路用途比较广泛,以阻容方式实现比较多.设计以数字方法来实现该功能,精度远远高于阻容设计的方式,并集成三路单稳态在一个芯片中.该芯片引用了一种关于大数值计数器的可测试性设计方法和Spi接口检测内部寄存器,对于后端测试也比较方便.     

“数字电路”课程教学之探索

本文针对高职学生自身基础薄弱的特点,介绍了在高职院校计算机专业的数字电路教学过程中,坚持以学生为本,对特定的教学方法,教学手段的探索和实践,为更好地开展高职高专教学提供了新思路。     

基于高速数字电路的延迟线设计

介绍了基于高速的AD、DA,以及大容量FIFO的数字延迟线硬件和软件设计方法.阐述了一种总延迟时间长、延迟步长时间短,且延迟时间控制灵活的数字延迟线设计思路和方法,同时对设计中的关键问题进行了理论阐述和推导.     

Defect-Tolerant Mapping of CMOL Circuit Targeting Delay Optimization

In view of the significant number of defective nanodevices in the Cmos/nanowire/MOLecular hybrid (CMOL)circuit,defect-tolerant mapping is an essential step to achieve correct logic operations in defective CMOL circuits.However,less effort has been made to improve circuit delay by defect-tolerant strategies.In this paper,the factors affecting the delay of mapped circuits are analyzed,and the path-tree based defect-tolerant mapping method for the delay optimization is proposed.From the logic-domain,the terminology of the path tree is presented,and the logic circuit is first partitioned into multiple path trees.Then,the mapping areas in the physic-domain are pre-planned for (near) critical path trees.During the mapping process,the specific mapping modes and an updating strategy are formulated to map the path trees:inputs are mapped based on input sorting;(near) critical path trees are mapped with priority,while the others are mapped in a hierarchical way.Finally,an improved tabu search algorithm is employed to verify the validity of the proposed defect-tolerant mapping method.Experimental evaluations on the ISCAS benchmarks show that the proposed method can reduce circuit delay by 15.22％.     

粒计算在数字逻辑电路分析与设计中的应用

逻辑优化是数字逻辑电路分析与设计的关键,对于降低系统复杂性,减少系统功耗和提高系统安全性有重要作用。随着数字逻辑电路规模的不断扩大,传统的理论将面临新的挑战。从知识工程角度看,逻辑优化的本质是知识约简的过程。粒计算(granular computing,Gr C)是处理大规模、复杂问题的人工智能新方法。在简述现有逻辑优化算法和粒计算理论发展现状的基础上,研究了粒计算理论中的等价关系、相容关系、覆盖等知识模型以及用粒矩阵刻画的知识发现算法,指出了将其应用于大规模数字逻辑电路逻辑优化的研究方向与研究思路。