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1.
Σ-Δ调制小数分频频率合成器利用噪声成型技术,将量化噪声的频谱搬移到频率高端,借助锁相环路的低通特性对这种高频噪声进行抑制,不但实现了锁相环输出频率的精细步进,而且解决了小数分频存在的尾数调制问题。然而,作为有限状态机,特定输入情形下会形成特有的杂散谱,即Σ-Δ调制器的结构寄生。介绍了Σ-Δ调制器MASH模型的结构寄生,详细推导了1 阶、2 阶和3 阶MASH 模型的输出序列长度关系式,揭示了序列长度与输入数值和累加器初始值密切关系,获得了避免极短序列长度的有效方法,有效消除了结构寄生,为高性能Σ-Δ调制小数分频频率合成器的设计提供了理论依据。分析方法也适合其它新型调制器结构寄生的分析,具有重要意义。 相似文献
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本文介绍了高阶单比特Σ△调制器在小数分频频率综合器中的应用。普通小数分频频率综合器容易产生很大的杂散频率,采用Σ△调制器可以有效消除杂散频率降低相位噪声。由于多比特MASH结构的非线性,这里采用单比特高阶Σ△调制器(CIFB),最后提出实现电路。 相似文献
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《现代电子技术》2016,(5)
针对GNSS射频前端PLL频率综合器中的低杂散小数分频问题,提出了分别基于累加器结构和MASH1-1-1Δ-∑结构的两种小数分频调制器实现方案。进而选取3.996 MHz为GNSS射频前端模拟中频频率,16.368 MHz为PLL频率综合器参考频率,在GPS L1和BD-2 B1频点上对30级累加器级联结构和MASH1-1-1Δ-∑结构的输出功率谱进行分析,并在此基础上对它们的小数杂散特性进行了对比研究。结果表明,MASH1-1-1Δ-∑结构具有噪声整形功能,可将小数杂散由低频段推至高频段,从而在低频段获得更优的杂散特性。由于高频段的杂散可被PLL环路滤波器滤除,故MASH1-1-1Δ-∑结构更适合用在基于PLL的频率综合器中。 相似文献
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介绍了一种采用三阶Σ-Δ调制器的分数-N锁相环频率合成器的设计与实现,该设计具有快速锁定和低噪声的优点,其中,调制器采用MASH结构,预分频器采用可编程的分频设计,分频范围为64~127。系统的最高输入频率可达1.6 GHz,采用TSMC 0.35μm CMOS工艺。测试结果显示,该结构在频率偏离10 kHz点,相位噪声达到-104.09 dBc/Hz;在锁定状态,频率偏移为22Hz,功耗为30 mW。 相似文献
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基于0.18 μm CMOS工艺,设计了一种锁定频率范围在1.8~2.4 GHz的电荷泵锁相环。采用高性能的鉴频鉴相器、电荷泵以及三阶Σ-Δ调制器,减小了输出时钟的参考杂散。在Σ-Δ调制器中引入线性反馈移位寄存器(LFSR),生成伪随机序列,进一步降低了小数杂散。仿真结果表明,在0.3~1.5 V输出电压范围内,锁相环的电流失配比仅为0.1%,小数杂散为-50 dBc @1 MHz。 相似文献
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小数分频是实现高分辨率低噪声频率合成器的主要技术手段。在分析了小数频率合成以及杂散抑制技术的基础上,采用高阶Σ-Δ调制技术可以将量化噪声功率的绝大部分移到信号频带之外,从而可通过滤波有效抑制噪声。仿真结果表明,该高阶数字Σ-Δ调制可以很好地抑制小数分频频率合成器中的杂散问题,具有很高的实用性。 相似文献
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