低功耗、高性能RISC-Ⅴ处理器的研究与设计

针对嵌入式物联网设备对处理器小面积、低功耗、高性能的需求,提出一种顺序发射、乱序执行、乱序写回的三级流水线结构,设计了一款基于开源RISC-Ⅴ指令集的32位低功耗高性能处理器,支持RISC-Ⅴ基本整数运算、乘除法指令集,采用WFI休眠指令与时钟门控技术实现休眠模式.在VCS环境下验证了处理器的逻辑功能,通过SMIC 1...     

面向专用处理器指令集设计的应用特征分析方法研究与实现

专用处理器的指令集设计是专用处理器设计中的关键问题。SoC专用处理器指令集设计有其特殊的程序特征分析需求,迫切需要面向专用指令集设计的程序特征分析工具支持,但当前能够完全支持专用指令集设计的特征分析工具比较少,设计人员仍需人工或同时调用多种分析工具才能来获取所需特征信息,且效率低、结果不够直观,无法迅速有效地对专用指令集设计提供有效的数据支持。本文面向专用处理器指令集设计,研究并实现了一种基于程序中间表示的应用特征自动分析方法,以可视化的方式得到了程序的控制关系特征、计算特征、操作数据特征和核心运算等特征。该工具不仅可支持专用指令集设计,对于SoC编译优化、任务分配等也可以提供简明直观的辅助支持,具有一定通用性,同时提供图形化的结果显示与友好的人机界面,使用简明方便。     

基于可配置处理器的SoC系统级设计方法

论文对一种经过改进的SoC系统级快速设计方法进行了介绍和研究。该设计基于可配置处理器核,在设计早期阶段对SoC系统快速建模,以获得针对具体应用算法的最优性能。同时,利用软硬件协同设计方法,得到硬件结构模型和软件开发平台。实验结果表明,该方法不仅灵活,而且设计周期短,减少了设计工作量。     

AES专用指令处理器的研究与实现

随着加密算法在嵌入式可信计算领域的广泛应用,如何提高其执行效率成为研究的热点问题.高级加密标准 (AES) 凭借其在安全性、费用开销和可执行性等方面的内在优势,成为使用最为广泛的对称密钥加密算法.采用指令集架构 (ISA) 扩展优化的方法对AES算法进行指令扩展优化.基于电子系统级(ESL)方法设计流程,使用基于LISA语言的处理器生成工具构建了一个高效AES专用指令处理器(AES_ASIP)模型,最终实现于FPGA中.经过一系列的仿真和验证,对比ARM处理器指令集架构,实验结果显示AES_ASIP以增加少许硬件资源为代价,提高了算法58.4x%的执行效率并节省了47.4x%的指令代码存储空间.     

处理器的微架构与性能

对比两种不同的微架构体系,讨论在CISC体系下微架构对处理器性能的影响以及未来的发展方向;介绍巨内核和微内核,探讨在未来应用中微内核在微架构方面的技术优势和性能优势。     

SPIIP核及其在微投影系统中的应用

介绍了SPI总线控制器IP核的硬件结构与应用方法,并着重介绍了该IP核在微投影系统中的使用,以完成微显示芯片的初始化.实验表明,该SPI总线接口使用灵活,便于移植,并且稳定可靠.     

Nios软核处理器在DTV调制器中的实现

Nios软核是Altera公司推出的可参数化配置处理器。文章介绍了Nios软核的特点及系统组成,给出了基于Cyclone器件的DTV调制器结构框图及Nios所需的子函数,描述了系统控制流程及Nios的实际应用。     

基于软核处理器的以太网应用设计

利用片上可编程系统的灵活性,以32位软核处理器为核心,配合网络协议控制芯片,设计了基于嵌入式软核处理器的以太网通信接口。给出了目标板与上位机通信的流程图以及收发数据的通信过程并使用软硬件结合的办法对设计进行了优化。与传统的嵌入式设计方案相比,该方案的整体性更好,具有很强的扩展性和灵活性,降低了软件的开发成本以及硬件实现风险。     

基于ARM的最小应用系统设计与开发

采用RISC(Reduced Instruction Set Computer,精简指令集计算机)架构的32位ARM(Advanced RISC Machines)微控制器,具有低功耗(内核工作电压一般为1.8V)、高性能、运算速度快(一般以MIPS为单位)、执行效率高等优点。本文采用Atmel公司的ARM920T内核的32位ARM微控制器AT91RM9200,实现其最小应用系统的硬件设计和软件开发;完成系统的调试和仿真。     

核分组的多核处理器优化方法

随着多核处理器规模的扩大,请求数据的处理器核到数据的宿主节点之间的平均距离相应增大,并且数据访问在分布式共享高速缓存块中的分布并不均衡引起了网络热点。这些情况导致一级高速缓存缺失延迟的增大。为了解决该问题,将每四个处理器核分为一组,在组内设计邻近数据探测器。邻近数据探测器通过确定一次缺失能否在邻近核的一级高速缓存中得到数据,从而利用了并行程序在多核处理器上执行时数据访问的核间局部性。另外,根据新的结构相应优化了高速缓存一致性协议。实验表明,该片上存储优化方法提高了系统性能,减少了片上网络流量,节省了能耗。     

用于加解密流程控制的协处理器

本文设计与实现了一种专用于加解密流程控制的协处理器．协处理器根据特定的应用需求,自定义了一种精简的8位指令集,同时采用与SoC系统一致的32位数据位宽设计．协处理器采用三级流水线设计,数据旁路的设计解决了流水线中的数据冒险．通过与加解密算法IP联合测试仿真,验证了协处理器能够灵活地完成加解密流程控制工作．通过SMl加密实验,证明了协处理器能够提供较主处理器更好的性能,同时释放大量的主处理器资源,显著提高了SoC的性能．最后DC综合结果显示,该协处理器只占用了很小面积．     

多核处理器的关键技术及其发展趋势

多核处理器以其高性能、低功耗优势正逐步取代传统的单处理器成为市场的主流.介绍了Hydra、Cell、RAW这3种典型的多核处理器结构,重点讨论了核心结构选择、存储结构设计、片上通信、低功耗、操作系统设计、软件应用开发等7个影响当前多核处理器发展的关键技术,最后得出多核处理器的未来将呈现众核、低功耗和异构结构3种发展趋势.     

面向多核处理器的共享cache优化研究进展

由于技术的发展,片上多核处理器上的核数量和片上缓存的大小一直在增长,且缓存占据了芯片的大部分面积,使得片上缓存所消耗的能量成为存储器子系统中功率损耗的主要贡献者,因此对片上缓存进行优化是提高存储器系统效率的主要途径,增强了片上多核处理器的运算性能.针对共享缓存的管理、一致性等方面介绍了共享缓存的主流优化技术,并探讨了未来的研究方向.     

基于NOIS处理器的定制硬件技术研究

基于系统级FPGA的SOPC嵌入式设计特点,采用SOPC Builder设计工具可以有选择地将处理器、存储器、I/O等系统设计所需的IP组件集成到FPGA器件上,也可以通过自定义用户逻辑集成到FPGA器件上,从而构建高效SOC。本文分析了嵌入式处理器NOIS软核特性,并给出了基于NOIS内核的SOPC软硬件开发流程和自定义用户逻辑的软硬件设计过程。     

多核处理器YHFT-QDSP的调试系统

YHFT-QDSP是一款多核处理器。为满足其并发调试和实时调试的需要,在原有单核调试系统的基础上设计实现了多核同步调试系统和片上实时追踪系统（片上Trace）。多核同步调试提供了命令广播和断点同步触发等并发程序协同调试的功能;片上Trace通过专用硬件记录程序执行路径和数据读写等信息实现非入侵实时调试。本文从原理、结构和
软硬件实现等方面介绍了该调试系统。     

NIOS II处理器中定制指令的设计与实现

概要介绍NIOS II处理器,详述NIOS II处理器中定制指令的硬件实现和软件接口.并结合实例说明在进行SOPC设计时,可以把强实时软件算法或费时的软件计算作为定制指令,加入到NIOS II处理器指令集中,提高系统性能.     

基于NoC的众核处理器可靠性仿真分析研究

随着半导体制造工艺的发展,众核芯片上的晶体管密度不断增加,随之而来的寿命可靠性问题日益严重。为了准确评估芯片的可靠性,本文提出了一种基于蒙特卡洛方法的系统级可靠性仿真框架,并在此基础上研究了NoC通信架构对可靠性的影响。实验结果表明,如果不考虑众核芯片的NoC通信结构,系统级可靠性评估的相对偏差最高可达到60%左右。     

RTEMS移植到SAILINGS698处理器的BSP开发

RTEMS是一款优秀的实时嵌入式操作系统,它支持多种处理器架构,具有良好的可移植性和裁剪性,支持多种API标准以及开源的特点使得它被广泛地应用在多种嵌入式领域。以基于SPARC V8架构的SAILING S698处理器开发板为目标,分析了RTEMS移植到S698的主要过程,介绍了RTEMS移植的开发环境配置,描述了在配置好的环境下板支持包（BSP）的开发详细步骤。     

基于嵌入式处理器软核Nios Ⅱ的IP复用技术

本文阐述了Altera公司最新推出的嵌入式处理器软核Nios Ⅱ及其应用系统的开发过程,并结合汽车行驶记录仪的设计给出了一个基于Nios Ⅱ嵌入式处理器的应用实例。文章对现代数字系统设计中的IP复用方法进行了详细的介绍。     

一种新型PID控制的全数字锁相环的设计与实现

一种采用积分分离的PID控制作为环路滤波器的全数字锁相环。该滤波器对序列滤波器输出的加减脉冲个数在反馈信号的上升沿进行综合,然后通过PID控制算法将综合值作为压控振荡器的分频值来实现相位的调整,最终达到相位锁定。PID控制算法响应时间短并可控制超调量,相比PI算法具有更快的上升时间,且不增加超调量。另外,该环路具有结构简单、易于集成等特点,可以作为一个子系统或功能块构成片上系统(SoC),用以提高控制系统的可靠性,简化系统硬件结构。