高温氧化对SiC MOS器件栅氧可靠性的影响

SiC金属氧化物半导体(MOS)器件中SiO2栅氧化层的可靠性直接影响器件的功能.为了开发高可靠性的栅氧化层,将n型4H-SiC (0001)外延片分别在1 200,1 250,1 350,1 450和1 550℃5种温度下进行高温干氧氧化实验来制备SiO2栅氧化层.在室温下,对SiC MOS电容样品的栅氧化层进行零时击穿(TZDB)和与时间有关的击穿(TDDB)测试,并对不同干氧氧化温度处理下的栅氧化层样品分别进行了可靠性分析.结果发现,在1 250℃下进行高温干氧氧化时所得的击穿场强和击穿电荷最大,分别为11.21 MV/cm和5.5×10-4 C/cm2,势垒高度(2.43 eV)最接近理论值.当温度高于1 250℃时生成的SiO2栅氧化层的可靠性随之降低.     

两步三氯乙烯薄栅氧化工艺

本文研究了两步三氯乙烯薄栅(～400)氧化工艺,作为制备符合HMOS-Ⅱ工艺所要求的400优质薄栅氧化层的一种新方法。其主要特点是:低温、低浓度三氯乙烯(TCE)的生长氧化,产生一个低缺陷密度的氧化层,然后再在O_2、N_2、TCE混合气氛中进行处理(分为高温处理和原温处理两种),这就改善了原有氧化层的结构完整性,提高了钝化能力。对不同的工艺条件进行了研究,结果表明两步三氯乙烯薄栅氧化工艺可形成高质量的薄氧化层。氧化层厚度控制在400±20范围,表面态密度≤1×10~(11)个/cm~2,平均击穿电场E≥9.5MV/cm,低场击穿有明显改善。氧化层钝化效应与第二步处理温度有关,高温处理钝化效应显著。     

一种无栅氧化物介电强度退化的二硅化钼/薄多晶硅栅新工艺

本文详细地分析了高温退火后在二硅化钼/薄n~+多晶硅(<1000A)栅结构中栅氧化层介电强度退化的情况。同时分析了栅氧化层绝缘特性和多晶硅中磷浓度、多晶硅原生氧化物,二硅化钼薄层电阻等各方面因素之间的关系,给出了二硅化钼、多晶硅、栅氧化物结构扫描电子显微镜、透射电子显微镜的观测结果。通过分析得出下列结论:高温退火时,在有阻挡层存在的情况下(阻挡层指二硅化钼淀积之前所形成的多硅上原生的厚氧化物),多晶硅与硅化钼局部作用会透过薄多晶硅层造成栅氧化物的损坏。根据分析结果,我们研究了一种没有介电强度退化的Mosi_2/薄Poly—si栅工艺。该工艺将二硅化钼直接淀积到未掺杂多晶硅上,从而控制多晶硅原生氧化物的生长,然后再将磷注入到二硅化钼中。这种工艺提供了很好的栅氧化层介电强度(薄到500A的多晶硅栅器件也是如此),易干法腐蚀,不产生多晶硅钻蚀,器件特性稳定,比通常的多晶硅栅工艺可靠性好。     

SOI抗总剂量辐射加固工艺栅氧可靠性研究

文章对采用了埋层二氧化硅抗总剂量加固工艺技术的SOI器件栅氧可靠性进行研究,比较了干法氧化和湿法氧化工艺的栅氧击穿电荷,干法氧化的栅氧质量劣于湿法氧化。采用更敏感的12.5nm干法氧化栅氧工艺条件,对比采用抗总剂量辐射加固工艺前后的栅氧可靠性。抗总剂量辐射加固工艺降低了栅氧的击穿电压和击穿时间。最后通过恒压法表征加固工艺的栅氧介质随时间击穿(TDDB)的可靠性,结果显示抗总剂量辐射加固工艺的12.5nm栅氧在常温5.5V工作电压下TDDB寿命远大于10年,满足SOI抗总剂量辐射加固工艺对栅氧可靠性的需求。     

超薄栅氧化层的击穿机理与模型的研究进展

超薄栅氧化层的可靠性是MOS集成电路中最重要的问题之一。文中综合分析了超薄栅氧化层击穿的物理模型,并对其击穿机理进行了详细的描述,同时还指出了一些物理模型中存在的问题。为深入研究超薄栅氧化的击穿机理及其可靠性的建模奠定了基础。     

高温恒定电场栅氧化层TDDB寿命测试方法研究

介绍了薄栅氧化层TDDB可靠性评价的高温恒定电场试验方法,并完成了E模型的参数提取,同时以MOS电容栅电流Ig为失效判据。对某工艺的MOS电容栅氧化层TDDB寿命进行了评价。该试验方法解决了在高温条件下对工作器件进行可靠性评价的问题,方法简便可靠,适用于亚微米和深亚微米工艺线的可靠性评价。     

LSI电路中两项基础工艺改进

最近几年来,我们在LSI电路基础工艺方面作了两项改进:用抗场氧化的Si_3N_4层和一次氧化层直接作MOS管的栅,从而简化了工艺并提高了电路成品率;在栅氧化之后增加长一次薄多晶,用它保护再开光刻孔,生长多晶完成多晶和单晶的直接接触,从而避免了光刻对栅氧化层质量的破坏。两项技术在几种LSI电路中试用均取得了明显结果。在我们取得基本结果之后,发现国外才有类似的研究报导。     

薄栅氧化层的TDDB研究

随着超大规模集成电路的不断发展,薄栅氧化层的质量对器件和电路可靠性的作用越来越重要。经时绝缘击穿(TDDB)是评价薄栅氧化层质量的重要方法。本文重点介绍了TDDB的几种主要击穿模型和机理,比较了软击穿和硬击穿过程的联系与区别,并初步分析了TDDB与测试电场、温度以及氧化层厚度的关系。     

薄棚氧化层的TDDB研究

随着超大规模集成电路的不断发展,薄栅氧化层的质量对器件和电路可靠性的作用越来越重要.经时绝缘击穿(TDDB)是评价薄栅氧化层质量的重要方法.本文重点介绍了TDDB的几种主要击穿模型和机理,比较了软击穿和硬击穿过程的联系与区别,并初步分析了TDDB与测试电场、温度以及氧化层厚度的关系.     

深亚微米CMOS器件中栅氧化层的经时击穿行为(TDDB)及其机理研究

本论文的主要目的是通过研究深亚微米集成电路器件中栅氧化层可靠性,利用笔者所在公司不同技术代工艺制造的器件深入探讨栅氧的经时击穿行为(TDDB)及其损伤机理,从而探索器件栅氧化层退化规律,获得其有效寿命的精确测定。随着工艺技术的发展,器件的线宽不断缩小,使得芯片集成度上升,成本下降以及器件拥有较大的驱动电流。但随之而来的超薄氧化层所造成的漏电流的增加在可靠性方面产生了严重的问题。当器件沟道长度缩小至0.18μm,栅极氧化层在3nm左右,此时器件栅氧化层的击穿机理已经与较厚氧化层器件的大不一样,外推获得氧化层寿命的经验模型是采用E模型还是1/E模型,都是目前普遍关注的问题。本文分析了上述两种模型各自的优缺点和适用范围,同时进行了大量实验测试,对汇集的数据进行了分析整理,发现了一些内在的特定的深层次机理,而这些机理是在目前国内国际同行研究结果所没有的。相信本论文能够给业界同行开展相关工作时提供明确信息,同时也希望引发更广泛、更深入的讨论,使得这一难题最终被完全解决。     

用不同方法评价0.18μm CMOS 工艺栅氧击穿电压和击穿电量

利用击穿电压和击穿电量这两个参数评价标准0.18μm CMOS工艺栅氧的可靠性,获得击穿电压和击穿电量的两个常用方法是电压扫描法和电流扫描法.对用这两种方法得到的击穿电压和击穿电量进行了对比.通过对比,发现测试方法对击穿电压的影响非常小.但是测试方法却可以在很大程度上影响击穿电量.用电流扫描法获得的击穿电量要比用电压扫描法的要大,这一差别可以从两种方法不同的电流-电压曲线中得到解释.同时,通过考察Weibull分布的斜率还发现,击穿电压值的分布斜率要比击穿电量大的多,而且曲线拟合得更好.这说明用击穿电压获得的分析结果更可靠.综合以上结果,可以认为对0.18μm CMOS工艺可靠性评价而言,击穿电压是比较合适的评价指标.     

抗辐射SOI器件栅氧可靠性研究

对抗辐射SOI器件栅氧可靠性进行研究,比较了体硅器件、SOI器件、抗总剂量加固SOI器件的栅氧可靠性,发现SOI材料片的制备与抗总剂量加固过程中的离子注入工艺都会对顶层硅膜造成影响,进而影响栅氧可靠性。最后通过恒压应力法表征栅氧介质随时间击穿(TDDB)的可靠性,结果显示抗总剂量辐射加固工艺的12.5 nm栅氧在125℃高温5.5 V工作电压下TDDB寿命达到14.65年,满足SOI抗总剂量辐射加固工艺对栅氧可靠性的需求。     

Evaluation of 850°C wet oxide as the gate dielectric in a0.8-μm CMOS process

The authors describe a detailed comparison of a 850°C wet oxide and a 900°C dry oxide as the MOS gate dielectric in a 0.8-μm CMOS process. The device fabrication involves a GE 0.8-μm CMOS process. Emphasis is given to poly-Si gate linewidth measurements which are crucial to the interpretation of the results. The comparison of thin oxide integrity, device characteristics, hot-electron reliability, and total-dose radiation hardness between the two oxides is discussed. Specifically, it is pointed out why the PMOS punchthrough voltage requirements mandate the use of a 850°C wet oxide for the gate dielectric     

含氟超薄栅氧化层的抗击穿特性研究

对含 F超薄栅氧化层的击穿特性进行了实验研究。实验结果表明 ,在栅介质中引入适量的 F可以明显地提高栅介质的抗击穿能力。分析研究表明 ,栅氧化层的击穿主要是由于正电荷的积累造成的 ,F的引入可以对 Si/Si O2 界面和 Si O2 中的 O3 ≡ Si·与 Si3 ≡ Si·等由工艺引入的氧化物陷阱和界面陷阱进行补偿 ,从而减少了初始固定正电荷和 Si/Si O2 界面态 ,提高了栅氧化层的质量。研究结果表明 ,器件的击穿电压与氧化层面积有一定的依赖关系 ,随着栅氧化层面积的减小 ,器件的击穿电压增大。     

ISSG及其氮化工艺对NBTI效应的改善

本文在对ISSG工艺特性简单分析的基础上讨论了ISSG氧化物薄膜的可靠性问题。讨论了ISSG工艺及其相关的氮化工艺对NBTI的改善原理。数据表明ISSG工艺及其相关的氮化工艺对NBTI效应有明显的改善作用。由于原子氧的强氧化作用,ISSG工艺中最终得到的氧化物薄膜体内缺陷少,界面态密度也比较小,氧化物薄膜的质量比较高。ISSG氮化工艺与传统炉管氧化物薄膜的氮化工艺的主要区别在于N所集中的位置不一样。ISSG工艺氮化是把等离子态的N^＋注入到多晶硅栅和SiQ2的界面,不会增加SiQ2和Si衬底的界面态,从而可以显著改善NBTI效应。而传统炉管氧化物薄膜的氮化是用NO或者N2O把N注入到SiQ2和Si衬底的界面,这样SiQ2和Si的界面态就会增加,从而增强NBTI效应。     

Choice of power-supply voltage for half-micrometer and lowersubmicrometer CMOS devices

The tradeoff between circuit performance and reliability is theoretically and experimentally examined in detail, down to half-micrometer and lower submicrometer gate lengths, taking into account high-field effects on MOSFETs. Some guidelines for optimum power-supply voltage and process/device parameters for half-micrometer and lower submicrometer CMOS devices are proposed in order to maintain MOS device reliability and achieve high circuit performance. It is shown that power-supply voltage must be reduced to maintain reliability and improved performance and that the optimum voltage reduction follows the square root of the design rule. Trends for scaling down power-supply voltage have been experimentally verified by results obtained from measurements on CMOS devices over a wide range of gate oxide thickness (7-45 nm) and gate lengths (0.3-2.0 μm)     

Diagnostic technique for projecting gate oxide reliability and device reliability

This study presents a diagnostic technique for projecting gate oxide reliability and device reliability from the correlation among four kinds of lifetime prediction methods which are experimentally characterized by TDDB, F-N degradation, SILC and hot carrier degradation. It has been found that there exists close correlation between gate oxide degradation and device degradation. Therefore, this technique can be used to evaluate how much the process induced degradation of gate oxide effects on the device degradation.     

栅氧可靠性的快速评估

本文基于与缺陷有关的等效氧化层减薄模型 ,对N -MOS电容样品进行了斜坡电压实验 ,从中提取了有关中位值及标准差 ,用来快速评估栅氧质量及其可靠性。     

3.4nm超薄SiO2栅介质的特性

用LOCOS工艺制备出栅介质厚度为3.4nm的MOS电容样品,通过对样品进行I-V特性和恒流应力下V-t特性的测试,分析用氮气稀释氧化法制备的栅介质的性能,同时考察了硼扩散对栅介质性能的影响.实验结果表明,制备出的3.4nm SiO₂栅介质的平均击穿场强为16.7MV/cm,在恒流应力下发生软击穿,平均击穿电荷为2.7C/cm².栅介质厚度相同的情况下,P⁺栅样品的击穿场强和软击穿电荷都低于N⁺栅样品.