一种新颖的乘法器核内建自测试设计方法

提出一种新颖的乘法器核内建自测试（BIST）方法。结合C可测性与伪随机测试的优点。所设计的测试电路的附加面积比传统的伪随机电路要低56％，该方法采用独特的赋值方法。生成精简的、故障覆盖率高于99％的测试图形，并用开发的软件对测试图形排序和压缩，平均跳变密度和宽度得以大大减少．基于上述研究成果，可容易实现低成本BIST电路，基于Synopsys相关工具软件的模拟和分析结果表明，提出的BIST电路在面积、功耗和速度等方面均优于现有的BIST设计。     

进位保留阵列乘法器的一种内建自测试

对进位保留阵列乘法器提出了一种内建自测试方案。设计实现了采用累加器生成测试序列和压缩响应,并提出了一种改进的测试向量生成方法。分析与实验结果表明,该方案能实现非冗余固定型故障的完全覆盖。由于乘法器在数据通路中常伴有累加器,该方案通过对已有累加器的复用,作为测试序列生成和响应压缩,减少了硬件占用和系统性能占用,同时具有测试向量少、故障覆盖率高的特点。     

一种基于TRC-LFSR结构的二维测试向量压缩设计

基于扭环计数器TRC和线性反馈移位寄存器LFSR,提出了一种可实现二维测试向量压缩的测试向量生成器．采用基于TRC的测试集嵌入技术实现测试向量集的垂直压缩,利用LFSR重播种技术实现测试向量集的水平压缩,从而显著地减少确定性测试向量集的长度和宽度．理论分析表明,采用该设计编码一个含有s_max个确定位的测试向量所需的LFSR长度从s_max+20减小到s_max+2,提高了编码效率．为了减少所需LFSR种子的个数,提出了一种有效的LFSR种子选择算法．这里,每个LFSR种子首先被解码成TRC种子,再由TRC种子产生2n²+n的测试向量．针对ISCAS89实验电路的实验结果表明,相对于现有的算法,采用该设计实现的测试电路,存储位数最大可减少69％,并且测试控制逻辑电路简单,可重用性好．     

数字IP芯核的多特征比较内建自测试方法

由于不确知那些不属于IP芯核测试集的测试矢量的无故障响应,造成在伪随机测试下测试者无法获取被测IP芯核的无故障特征,上述事实构成了测试数字IP芯核的挑战之一。基于多特征检验原理,研究了适用于数字IP芯核的内建自测试（BIST）实现方法——MSCBIST。分析了多特征比较的故障混叠概率,并给出了其近似值。通过执行芯片上的多特征检查,显著降低了故障的潜隐性。MSCBIST无需存储多个无故障特征,支持并行的测试和特征检查,可以显著减少功能测试中的测试时间和降低故障混叠的概率。MSCBIST既可以用于确定性测试,也可以用于伪随机测试。     

三相SPWM变频控制器通用IP核的研究

针对复杂的电机驱动控制系统对集成化和速度等级的要求,基于EDA技术,利用Altera公司的Qlmrtus Ⅱ软件及EP1K50QC208-3芯片,并采用分时复用的思想和VerilogHDL硬件描述语言设计了基于FPGA的三相SPWM变频控制器的IP核,给出了存储单元和占空比计算单元的设计方法,并进行了仿真与实验分析．存储单元和占空比计算单元的设计中,实验结果表明,该设计完全可以满足电机驱动和变频电源的实时控制要求,且开关频率、死区时间等参数可在线修改,具有开发周期短,可靠性高等特点．     

SoC及其IP核的设计与其在通信中的应用研究

提出现代集成电路技术中的SoC及其IP核的设计方法，在分析SoC的特点及其IP核的基本特征的基础上，给出了系统级设计软件、IP核开发流程和关键技术，并将其应用于NGN中综合业务接入系统的具有自主知识产权的集成电路设计中．     

SoC设计中的IP核复用技术研究

论述了系统集成芯片设计中IP核复用的设计方法。以Estarl嵌入式微处理器设计为例，讨论了IP软核设计复用技术的应用方法及特点，并针对Estarl中IP核选择与实现进行了说明。     

伪单输入跳变测试序列的测试生成器设计

为降低内建自测试电路中的功耗,在分析内建自测试低功耗设计一般方法的基础上,从提高测试向量之间相关性的角度出发,提出了一种在不损失固定型故障覆盖率前提下降低测试功耗的BIST测试生成器设计方案.该方案在原始线性反馈移位寄存器的基础上添加了简单的控制逻辑电路,从而得到一种新的伪单输入跳变测试序列,并且在基准电路上进行了实验.实验结果表明,该设计方案在降低功耗的同时可使测试的时间大大缩短.     

I2C总线接口IP核的设计研究

根据I^2C接口传输协议，用Altera公司的EDA设计软件Max plusⅡ和VHDL语言设计了可用于CPLD的IP核，该设计可用于将I^2C接口器件与8位MPU的并行总线相连接，以提高8位嵌入系统的工作性能．通过下载实验验证了该IP核的工作性能．     

SPWM信号产生系统IP软核设计及验证

针对电力电子领域的需求,采用自然采样法设计了一个全数字三相SPWM信号产生系统IP软核.通过数字频率合成技术实现了对电源频率的精确控制,使电源频率精度达到16位.其中,通过调节控制参数,分别实现了电源频率与载波频率的7级、8级控制.最后,搭建了基于FPGA的测试系统,验证了系统功能的正确性.     

一种新的树型乘法器的设计

理论上Wallace树结构加法器是乘法器中完成部分积求和的最快的多操作加法器，但其互连复杂难于实现。针对32位树乘法器，在分析阵列结构的基础上，对部分积重新合理分组，并采用延迟平衡的4-2压缩器电路结构，提出一种新的阵列组织结构。该结构与现有其他结构相比具有AT^2最小的特点，比传统的Wallace树结构减少了约18％，并且布局规整，布线规则，易于VLSI实现。     

模拟乘法器实用宏模型研究

针对现有模拟乘法器宏模型所能模拟的参数受到很大限制这一难题，在分析功能块和关键参数相关的基础上，利用构造法建立了一个新型实用的宏模型，并实现了对乘法器的几个重要参数（如摆率）的建模。     

基于CORDIC算法的乘法器的VLSI实现

提出了满足大整数相乘的CORDIC算法的改进措施,给出了改进后算法的VLSI结构及其VHDL代码的仿真时序,与理论计算结果相比较,修正后的CORDIC算法的大整数乘积运算结果与理论计算结果基本一致,可以满足数字系统设计中对大整数相乘设计要求。     

Optimization methodology for the number of additions in multiplier

This paper presents a low-power design methodology for the multiplier, whose optimization specification is the number of operations of the adders inside synthesized multiplier. The implementation technique resolves the problem of the optimization logic being introduced into the optimized system, which exists in present low power design. It can reduce system power and area significantly without an additional logic, a declined system working efficiency and a declined calculation accuracy. After a radio-frequency circuit is optimized, FPGA test results show that logic utilization is reduced by 32.1％, total registers number is reduced by 33.1％, and total block memory bits utilization is reduced by 35.4％. The methodology has good performance in optimizing the system including large-scale multipliers, such as DSP, digital filter, etc.     

比例乘法器及其应用

全面介绍了比例乘法器的逻辑功能和时序图,分析了比例乘法器的典型应用,设计了一个可控9999分频电路。     

基于改进增广拉格朗日乘子法的鲁棒性主成分分析

针对增广的拉格朗日乘子法在求解鲁棒性主成分分析,特别是当数据同时受到稀疏噪声和高斯噪声的干扰时,计算精度会降低,数据降维去噪任务不能很好完成的情况,提出改进的增广拉格朗日乘子法来解决上述问题.一是用基于最优乘子初始化的改进增广拉格朗日乘子法来提高算法的计算精度,二是针对鲁棒性主成分分析,提出一个带高斯噪声的凸优化模型.实验结果表明,本文提出的最优乘子初始化改进算法赋予增广的拉格朗日乘子法一个最优的拉格朗日乘子,从而提高算法的计算精度,而凸优化模型能够清晰地将高斯噪声和稀疏噪声从数据矩阵中分离出去,进而提高数据对高斯噪声的鲁棒性.     

基于偶应力理论的拉格朗日乘子约束的四结点杂交元法

在约束转动的偶应力理论中,有微转动和宏观转动相等的约束条件,目前的研究对于此约束条件的引入大都是采用罚函数法,罚函数法与其他引入约束条件的方法相比要求相对弱一点,容易实现,但罚函数值的选择有一定的困难,不利于偶应力理论的推广应用,以拉格朗日乘子来引入此约束条件,避免了罚函数法的缺点.为了满足偶应力问题对单元位移试解的c1连续性要求,采用四结点杂交元来构造有限单元法的基本单元.数值算例验证了本文方法具有精度高和稳定性好的特点.     

基于偶应力理论的拉格朗日乘子约束的四结点杂交元法

在约束转动的偶应力理论中，有微转动和宏观转动相等的约束条件，目前的研究对于此约束条件的引入大都是采用罚函数法，罚函数法与其他引入约束条件的方法相比要求相对弱一点，容易实现，但罚函数值的选择有一定的困难，不利于偶应力理论的推广应用，以拉格朗日乘子来引入此约束条件，避免了罚函数法的缺点．为了满足偶应力问题对单元位移试解的c^1连续性要求，采用四结点杂交元来构造有限单元法的基本单元．数值算例验证了本文方法具有精度高和稳定性好的特点．     

带傅立叶乘子高维薛定谔扰动方程的拟周期解

给出了一组复指数完备正交基的排序方式,具有傅立叶乘子的高维薛定谔方程相应的算子在该组基下的矩阵是无限阶对角阵,用该矩阵的逆可以不受维数限制而求得薛定谔扰动方程的拟周期解。     

时序基准电路S344可测性设计

以时序电路的可测性设计方法为主要研究内容,针对时序电路中由于时序元件的可观测性和可控制性比较差,导致测试生成难度较大,并且存在影响测试故障覆盖率的问题。以固定型故障模型的检测为研究基础,通过对时序电路进行扫描测试技术的可测性设计,解决时序电路中内部节点难以测试的问题。设计实现的目标是以尽可能少地插入可测性设计的硬件逻辑,提高被测时序电路的故障覆盖率。