NAND Flash控制器的BCH编/译码器设计

提出一种应用于NAND Flash控制器的并行BCH编/译码器,在译码阶段引入流水线操作和分组预取译码操作,提升BCH码的译码效率。实验结果表明,在NAND Flash的2 KB页读取操作中,该编/译码器纠正8 bit的随机错误只需要565个周期的译码时间,是采用按页预取译码方式所需时间的1/4。     

RS编译码算法的实现

RS码以其强大的纠突发错能力,被广泛应用于各种差错控制场合。本文讨论了RS码的编码和译码算法及其软件实现。     

MPEG-2流中RS纠错编译码的探讨

DVB是数字视频广播标准,它采用MPEG-2传输流作为其传输层标准。将对应用于其系统中的RS（204,188）纠错编译码进行理论上的探讨,给硬件电路的设计与实现提供思路。     

基于地址映射的NAND Flash控制器设计

针对嵌入式数据采集系统对NAND Flash进行读写控制时出现的坏块问题和磨损失衡问题,对数据采集系统的工作特点进行分析,借鉴闪存转换层的思想,提出了一种基于地址映射的NAND Flash控制方法,通过建立、维护、查询NAND Flash存储块逻辑地址与物理地址之间的映射关系表,实现NAND Flash的坏块管理和磨损均衡功能,同时介绍了使用地址映射方法的NAND Flash控制器设计过程;仿真测试和实际应用结果表明,基于地址映射方法设计的NAND Flash控制器能够识别、管理出厂坏块和突发坏块,均衡存储块的磨损,提高嵌入式数据采集系统的可靠性;该方法实现过程简单,无需移植文件系统,硬件资源要求低,为嵌入式数据采集系统中NAND Flash的读写控制提供了新的思路。     

RS(255,223)码的编译码软件实现

为了实现RS（255,223）的软件编码和译码,在对纠错技术进行研究的基础上,采用高级语言设计了此码的编码和译码算法。实验表明,软件实现的RS纠错编译码算法是高效的。     

通用SPI Flash控制器的设计与验证

为提高X处理器的可靠性、节省其芯片管脚及功耗,以串行外设接口(SPI)Flash作为程序加载存储器,设计一款通用的SPI Flash控制器,给出其组成结构及具体实现方法。采用基于属性描述语言(PSL)的断言检查对该控制器进行功能验证,以降低验证复杂度、提高验证速度和质量。实验结果证明,其功能覆盖率达到了100%。     

基于NiosⅡ的NAND Flash控制器设计

介绍了一种基于NiosⅡ的NAND Flash控制器,对三星公司的K9WAG08U1A型NAND Flash芯片的坏块的查询方法进行了讨论.提出了一种基于FPGA的坏块处理方法,并对硬件系统进行了比较详细的介绍.论文系统采用Altera公司的FPGA（现场可编程门阵列）进行开发,通过USB进行数据的传输,通过NiosⅡ对系统进行整体调度,实现了屏蔽对坏块的操作,实现对Flash的可靠存储.     

NAND Flash存储控制器的软硬件划分设计

介绍了现代数码产品中NAND Flash Memory控制器的基本控制和4种软硬件划分不同的控制器设计。作者用Verilog HDL语言分别实现了这4种不同的控制器的,并进行了硬件面积、DSP占用率和接口灵活性的量化比较,指出了各种方案适用的范围。通过对一个SOC项目的需要分析,设定了基准函数,从而选出了合适的软硬件划分方案。     

适用于CCSDS标准的RS(255,223)码编码器设计*

研究了在CCSDS标准下RS编码器的时域编码方法。分析了RS码的编码原理,基本单元电路设计,包括有限域加法器和乘法器,并着重阐述了自然基下常系数并行乘法器的实现方法。在此基础上,选用系数对称的生成多项式,在QuartusⅡ5.0编译环境下设计了RS(255,223)对称结构的编码器,节约了硬件资源,给出了仿真结果图,经检验输出结果正确。采用此方法设计的RS(255,223)编码器具有控制单元简单、模块结构规则,易于FPGA实现,可用于高速场合等特点。     

变长码通用译码算法的设计与实现

本文针对当今流行的一类变长码数据压缩编码技术，提出了一种通用的适于软件实现的独立于码表的优化译码算法，文中分析了该算法的核心技术及模型，最后依据该算法实现了一种ＭＲＥＡＤ编码的解码。     

一种可编程多路闪存控制器的设计与验证

介绍了一种可应用于固态硬盘(Solid State Disk)主控芯片中的闪存控制器的设计实现方法。该闪存控制器最大支持4路闪存通路,4路闪存通路共用一个ECC纠错模块,提出一种新型可编程控制方法,CPU可实现4路闪存数据的并发读写,并兼容多种品牌的闪存颗粒。主要介绍了该闪存控制器的硬件架构及关键模块的设计实现思路,并最终给出了闪存控制器的验证结果及综合结果,在多种纠错格式及4路通路的配置下,闪存控制器的性能及成本均能满足一般SSD主控芯片的使用需求。     

基于闪存设备分区的新型虚拟EEPROM设备的设计与研究

针对当前嵌入式系统对于低成本迫切需求,研究并设计了一种基于闪存设备（NAND FLASH）的新型虚拟EEPROM（Virtual EEPROM）设备。该设备被虚拟为操作系统NAND设备分区使用,使用数据备份机制确保数据信息安全性。针对NAND只支持页面单元的编程操作,使用缓冲区日志更新的方法,高效地解决Virtual EEPROM字节编程问题。最后通过设计损益均衡层实现NAND存储块的统一管理,对坏块和寿命问题进行大幅优化。分析结果表明,Virtual EEPROM具备NAND快速编程特性,擦写寿命较EEPROM有很大优势。该设计架构具备很好的系统兼容性,可以扩展移植于多种嵌入式平台。     

基于CPLD的卷积码编解码器的设计

卷积码是一种性能优良的差错控制编码。本文阐述了卷积码编解码器的基本工作原理,在MAX PLUS2软件平台上,给出了利用复杂可编程逻辑器件设计的(2,1,6)卷积码编解码器电路,并进行了编译和波形仿真。综合后下载到复杂可编程逻辑器件EPM7128SLC84-15中,测试结果表明,达到了预期的设计要求。     

RS编码器的优化设计与实现

有限域乘法器是RS编码器中的主要部分。提出一种有限域乘法器的优化策略,选用系数对称的生成多项式,全局共享出现频率较高的异或逻辑单元,大大降低了编码器的硬件实现的复杂度,最后设计实现了RS（255,239）编码器电路,仿真验证功能正确。文章设计的RS编码器电路占用硬件资源更小,非常适于VLSI的实现。     

Reducing SSD access latency via NAND flash program and erase suspension

In NAND flash memory, once a page program or block erase (P/E) command is issued to a NAND flash chip, the subsequent read requests have to wait until the time-consuming P/E operation to complete. Preliminary results show that the lengthy P/E operations increase the read latency by 2× on average. This increased read latency caused by the contention may significantly degrade the overall system performance. Inspired by the internal mechanism of NAND flash P/E algorithms, we propose in this paper a low-overhead P/E suspension scheme, which suspends the on-going P/E to service pending reads and resumes the suspended P/E afterwards. Having reads enjoy the highest priority, we further extend our approach by making writes be able to preempt the erase operations in order to improve the write latency performance. In our experiments, we simulate a realistic SSD model that adopts multi-chip/channel and evaluate both SLC and MLC NAND flash as storage materials of diverse performance. Experimental results show the proposed technique achieves a near-optimal performance on servicing read requests. The write latency is significantly reduced as well. Specifically, the read latency is reduced on average by 46.5% compared to RPS (Read Priority Scheduling) and when using write–suspend–erase the write latency is reduced by 13.6% relative to FIFO.     

RS(255,223)译码器的设计与FPGA实现

RS码是一种多进制分组循环码。检错和纠错能力强．尤其适合纠正突发错误，在通信系统中有着广泛的应用。本文所研究的RS(255，223)译码器采用修正的Euclid译码算法(MEA)，介绍了一种基于FPGA的RS译码器的设计和硬件电路实现方案。按照自顶向下的设计流程．划分模块．详细论述了各子模块的设计过程。     

基于NAND FLASH的大容量视频存储系统的设计

针对MPEG4格式压缩的视频数据,给出了采用NAND FLASH为存储介质,以FPGA为存储阵列的控制器,并用DSP作为数据处理的核心单元,来完成大容量视频数据存储的系统设计方法,同时对坏块的检测处理等关键问题提出了解决方案。     

一种Turbo乘积码编译码器的设计与实现

分析了Turbo乘积码的线性编码和基于Chase算法的软输入软输出迭代译码方法,讨论了硬件可实现的低延迟编码器、译码器应具有的结构特点,并采用此方法设计了1个长度为1024bit、码率66％的Turbo乘积码。该编码器工作时钟和输入数据速率相同,译码器则需要3倍于输入数据速率的时钟,译码器理论吞吐率可达60Mb／s。实测结果表明,其性能和仿真值相差不大于0．4dB。     

基于DCME算法的RS译码器设计

研究了一种改进的RS(Reed-Solomon)时域译码器.分别使用MATLAB和QuartusⅡ软件设计了GF(2M)上的加法、乘法、求逆运算模块,并以这模块为基础,采用修正的欧儿里得算法DCME(Degree Computationless Modified Euclid)与有限域上快速傅立叶变换算法相结合的思想,实现了BS的软、硬件详码.在此基础上以具有3个符号纠错能力的BS(15,9)译码器为例,完成了RS译码器的FPGA设计,并给出了译码过程中各步骤的仿真结果.仿真结果表明,此RS译码器运行效率高,满足实时通信传输需要;具有控制单元简单、模块结构规则,易于FPGA实现,可用于高速场合等特点.