一种基于位交错结构的亚阈值10管SRAM单元

提出了一种基于位交错结构的亚阈值10管SRAM单元,实现了电路在超低电压下能稳定地工作,并降低了电路功耗。采用内在读辅助技术消除了读干扰问题,有效提高了低压下的读稳定性。采用削弱单元反馈环路的写辅助技术,极大提高了写能力。该10管SRAM单元可消除半选干扰问题,提高位交错结构的抗软错误能力。在40 nm CMOS工艺下对电路进行了仿真。结果表明,该10管SRAM单元在低压下具有较高的读稳定性和优异的写能力。在0.4 V工作电压下,该10管SRAM单元的写裕度为传统6管单元的14.55倍。     

一种低压低功耗SRAM/SOI单元设计

提出一种改进4管自体偏压结构SRAM/SOI单元.基于TSUPREM4和MEDICI软件的模拟和结构性能的分析,设计单元结构并选取结构参数.该结构采用nMOS栅下的含p+埋沟的衬底体电阻代替传统6管CMOSSRAM单元中的pMOS元件,具有面积小、工艺简单的优点.该结构可以在0.5V的电源电压下正常工作,与6管单元相比,该单元瞬态响应正常,功耗只有6管单元的1/10,满足低压低功耗的要求.     

一种65 nm CMOS低功耗加固SRAM单元

提出了12管低功耗SRAM加固单元。基于堆叠结构,大幅度降低电路的泄漏电流,有效降低了电路功耗。基于两个稳定结构,可以有效容忍单粒子翻转引起的软错误。Hspice仿真结果表明,与相关加固结构相比,该结构的功耗平均下降31.09%,HSNM平均上升19.91%,RSNM平均上升97.34%,WSNM平均上升15.37%,全工作状态下均具有较高的静态噪声容限,表现出优秀的稳定性能。虽然面积开销平均增加了9.56%,但是,读时间平均下降14.27%,写时间平均下降18.40%,能够满足高速电子设备的需求。     

一种低压低功耗Flash BiCMOS SRAM的设计

设计了一种静态随机读写存储器(SRAM)的BiCMOS存储单元及其外围电路。HSpice仿真结果表明，所设计的SRAM电路的电源电压可低于3V以下，它既保留了CMOS SRAM低功耗、高集成度的特征，又获得了双极型电路快速、大电流驱动能力的长处，因而特别适用于高速缓冲静态存储器和便携式数字电子设备的存储系统中。     

SRAM静态低功耗设计

在标准的Fabless CMOS工艺线上,由于没有对静态存储器生产进行过专门的工艺优化,在有大规模SRAM嵌入设计的ASIC与SoC电路中,静态电流较大。文章讨论了静态存储器单元静态漏电模式,采用了国内某标准CMOS工艺线提供的0.25μm SPICE模型,使用HSPICE软件对六管静态存储器单元的静态漏电进行了模拟,介绍了一种高可靠、基于0．25μm标准CMOS工艺的低功耗静态存储器设计的解决方案,适用于要求低待机功耗的标准静态存储器、嵌入式静态存储器电路设计。     

一种低压低功耗SRAM/SOI单元设计

提出一种改进4管自体偏压结构SRAM/SOI单元.基于TSUPREM4和MEDICI软件的模拟和结构性能的分析,设计单元结构并选取结构参数.该结构采用nMOS栅下的含p 埋沟的衬底体电阻代替传统6管CMOSSRAM单元中的pMOS元件,具有面积小、工艺简单的优点.该结构可以在0.5V的电源电压下正常工作,与6管单元相比,该单元瞬态响应正常,功耗只有6管单元的1/10,满足低压低功耗的要求.     

一种双存取SRAM接口电路设计

存储器对DSP的性能影响很大,双存取SRAM能以单端口SRAM的面积实现类似双端口SRAM的功能。提出一种实现存储器单周期双存取功能的驱动电路的设计,根据访存时序改进了DSP总线结构和双存取SRAM的接口控制单元。仿真结果表明,双存取SRAM驱动电路与DSP总线能够实现有效的连接和高效的访存性能。     

低功耗和快速异步SRAM

CY62187EV30LL 64MB 3V MoBL SRAM提供4M×16配置,通常的超低待机电流仅为8μA,存取时间仅为55ns,体积为8．0mm×9．5mm×1．4mm,可延长高端销售点终端、游戏应用、VOIP电话、手持消费和医疗设备等应用的电池工作时间。     

一种新的大容量SRAM编译器设计

介绍了一种大容量的SRAM编译器设计技术。根据SRAM容量和结构,提出了新的建模方案,并建立更优化的时序和功耗模型。同时,根据大容量SRAM在面积和性能上的需求,选择不同的译码器和拼接结构,采用合适的IP核进行拼接,并从结构上实现。对512 kb和1 Mb的SRAM进行了流片测试,测试结果表明,该方案对于大容量的SRAM编译器设计是有效的。     

基于SRAM FPGA的MuxTree结构模型的可容错全加器的设计

在SRAM FPGA的MuxTree结构模型的基础上，进行了一个具有容错功能的一位全加器的设计和实现。文中介绍了MuxTree结构模型的原理，并给出了基于该结构模型容错全加器的设计过程及系统逻辑构成。同时，对该容错系统进行了功能和时序仿真，验证了MuxTree结构容错系统的可行性。     

一种低功耗抗辐照加固256kb SRAM的设计

设计了一个低功耗抗辐照加固的256kbSRAM。为实现抗辐照加固，采用了双向互锁存储单元（DICE）构以及抗辐照加固版图技术。提出了一种新型的灵敏放大器，采用了一种改进的采用虚拟单元的自定时逻辑来实现低功耗。与采用常规控制电路的SRAM相比，读功耗为原来的11％，读取时间加快19％。     

一种4-Mb高速低功耗CMOS SRAM的设计

高性能的系统芯片对数据存取速度有了更严格的要求,同时低功耗设计已成为VLSI的研究热点和挑战.本文设计了一款4-Mb(512K×8bit)的高速、低功耗静态存储器(SRAM).它采用0.25μm CMOS标准工艺和传统的六管单元.文章分析了影响存储器速度和功耗的原因,重点讨论了存储器的总体结构、灵敏放大器及位线电路.通过系统优化,达到15ns的存取时间.     

A Low Power SRAM/SOI Memory Cell Design

提出一种改进4管自体偏压结构SRAM/SOI单元. 基于TSUPREM4和MEDICI软件的模拟和结构性能的分析，设计单元结构并选取结构参数. 该结构采用nMOS栅下的含p+埋沟的衬底体电阻代替传统6管CMOS SRAM单元中的pMOS元件，具有面积小、工艺简单的优点. 该结构可以在0.5V的电源电压下正常工作，与6管单元相比，该单元瞬态响应正常，功耗只有6管单元的1/10，满足低压低功耗的要求.     

用于SRAM的低功耗位线结构

提出了一种用于SRAM的低功耗位线结构,通过两种途径来实现低位线电压.在写操作时,利用单边驱动结构来抑制位线上充电电压的过大摆动;在读写操作时,改进预充结构来使位线电压保持较低.仿真表明,该结构使功耗大大节省.     

一种SRAM单双端口转换电路的设计与实现

介绍了一种用于单端口SRAM的单双端口转换电路.利用该转换电路,可以使单端口SRAM实现双端口SRAM的功能.这种转换电路将外部两个端口的信号进行转换和优先权分配,使外部两个端口的并行操作在内部用单端口SRAM依次完成.这样,从外部看来,单端口SRAM就具有了双端口SRAM的全部功能.用这种转换电路生成的双端口SRAM与相同容量的传统双端口SRAM相比,面积显著减少.基于SMIC 0.13μm标准CMOS工艺,设计了转换电路.后仿真结果显示,该转换电路实现了预期功能.     

一种阵列布局优化的256 kb SRAM

介绍了一种阵列布局优化的256 kb(8 k×32位)低功耗SRAM。通过采用分级位线和局部灵敏放大器结构,减少位线上的负载电容;通过电压产生电路,获得写操作所需的参考电压,降低写操作时的位线电压摆动幅度,有效地减少了SRAM读写操作时的动态功耗。与传统结构的SRAM相比,该256 kb SRAM的写功耗可减少37.70 mW。     

优化阵列结构的5 ns 32 kb CMOS SRAM及其外围电路

设计了一个地址有效时间为５ｎｓ的３２ｋｂ（２ｋ×１６位）ＣＭＯＳ静态随机存储器。设计中采用优化的阵列结构、分段字线译码,以达到１．７５ｍＷ／ＭＨｚ的低功耗;采用位线平衡技术、高速两级敏感放大器及可预置电压的数据输出缓冲,以提高存储器的读写频率。同时,利用两级敏感放大器的层次式结构降低数据线的电压幅度,进一步降低了功耗。