晶圆级多层堆叠技术

随着5G和人工智能等新型基础设施建设的不断推进,单纯通过缩小工艺尺寸、增加单芯片面积等方式带来的系统功能和性能提升已难以适应未来发展的需求。晶圆级多层堆叠技术作为能够突破单层芯片限制的先进集成技术成为实现系统性能、带宽和功耗等方面指标提升的重要备选方案之一。对目前已有的晶圆级多层堆叠技术及其封装过程进行了详细介绍;并对封装过程中的两项关键工艺,硅通孔工艺和晶圆键合与解键合工艺进行了分析;结合实际封装工艺对晶圆级多层堆叠过程中的可靠性管理进行了论述。在集成电路由二维展开至三维的发展过程中,晶圆级多层堆叠技术将起到至关重要的作用。     

满足互连要求的无铅化工艺和材料

在走向无铅化的道路上，为了能够满足倒装芯片和晶圆级封装、SMT以及波峰焊接的需要，要求对各种各样的材料和工艺方案进行研究。为了能够满足电路板上的倒装芯片和芯片规模封装技术，需要采用合适的工艺技术和材料。采用模板印刷和电镀晶圆凸点工艺，可以实现这一目标。     

基于晶圆键合的MEMS圆片级封装研究综述

为提升微机电系统（MEMS）器件的性能及可靠性,MEMS圆片级封装技术已成为突破MEMS器件实用化瓶颈的关键,其中基于晶圆键合的MEMS圆片级封装由于封装温度低、封装结构及工艺自由度高、封装可靠性强而备受产学界关注。总结了MEMS圆片级封装的主要功能及分类,阐明了基于晶圆键合的MEMS圆片级封装技术的优势。依次对平面互连型和垂直互连型2类基于晶圆键合的MEMS圆片级封装的技术背景、封装策略、技术利弊、特点及局限性展开了综述。通过总结MEMS圆片级封装的现状,展望其未来的发展趋势。     

晶圆级芯片规模封装——微型表面贴装元器件

概述了美国国家半导体的晶圆级芯片规模封装技术——也就是微型表面贴装元器件(Mi-croSMD)。采用8I/O数、凸点节距为0.5mm封装论证此新型封装技术,该技术满足于低管脚数模拟和无线元器件。较高管脚数(多达48)产品扩展在各种范围的限定条件之内。论述了封装结构、工艺流程及封装可靠性,并阐述了板级组装工艺过程和互连可靠性。     

临时键合技术在晶圆级封装领域的研究进展

随着5G、人工智能和物联网等新基建的逐步完善,单纯依靠缩小工艺尺寸来提升芯片功能和性能的方法已经难以适应未来集成电路产业发展的需求。为满足集成电路的多功能化及产品的多元化,通过晶圆级封装技术克服摩尔定律物理扩展的局限性日趋重要。目前,在晶圆级封装正朝着大尺寸、三维堆叠和轻薄化方向发展的背景下,临时键合与解键合（TBDB）工艺应运而生。针对晶圆级封装领域可商用的TBDB技术,论述了不同TBDB工艺在晶圆级封装领域的研究进展及应用现状,明晰了不同TBDB技术所面临的挑战和机遇,提出了相应的解决方案,并展望了未来的研究方向。     

电子元器件封装技术发展趋势

晶圆级封装、多芯片封装、系统封装和三维叠层封装是近几年来迅速发展的新型封装方式,在推动更高性能、更低功耗、更低成本和更小形状因子的产品上,先进封装技术发挥着至关重要的作用。晶圆级芯片尺寸封装(WCSP)应用范围在不断扩展,无源器件、分立器件、RF和存储器的比例不断提高。随着芯片尺寸和引脚数目的增加,板级可靠性成为一大挑战。系统封装(SIP)已经开始集成MEMS器件、逻辑电路和特定应用电路。使用TSV的三维封装技术可以为MEMS器件与其他芯片的叠层提供解决方案。     

一种高密度系统封装的设计与制作

介绍了硅基内埋置有源芯片多层布线工艺、低温共烧陶瓷(LTCC)基板工艺、芯片叠层装配等高密度系统级封装技术,重点介绍了系统级封装技术的总体结构设计、主要工艺流程、三维层叠互连的关键工艺技术,以及系统测试和检测评价等技术.     

声表面波器件小型化技术发展概述

以EPCOS生产的声表面波(SAW)芯片级封装和晶圆级封装为例,介绍了声表面波器件小型化发展的趋势.着重介绍了声表器件芯片级封装技术发展的各个阶段器件的结构特点.详述采用倒装、贴膜和晶圆键合技术将声表面波器件的尺寸减至最小及后续声表面波器件组件化封装的趋势.     

"魔法"激光划片-MAHOH

划片工艺概述划片工艺隶属于晶圆加工的封装部分,它不仅仅是芯片封装的核心关键工序之一,而且是从圆片级的加工(即加工工艺针对整片晶圆,晶圆整片被同时加工)过渡为芯片级加工(即加工工艺针对单个芯片)的地标性工序。从功能上来看,划片工艺通过切割圆片上预留的切割划道(street),将众多的芯片相互分离开,为后续正式的芯片封装做好最后一道准备。划片工艺的发展历程在最早期,人们通过划片机(Scriber)来进行芯片的切割分离,其过程类似于今天的手工划玻璃,用金刚刀在被切割晶圆的表面刻上一道划痕,然后再通过裂片工艺使晶圆沿划痕分割成单个芯…     

基于硅基扇出(eSiFO?)技术的先进指纹传感器晶圆级封装工艺开发

传统的晶圆级芯片封装(WLCSP)是一种标准的扇入式封装结构。随着I/O数的增加,无法为重布线层(RDL)提供足够的区域。近年来,在芯片周围形成扇出区域的嵌入式封装技术发展起来,其具有I/O数目高、成本低、集成灵活、体积小等优点。晶圆扇出型封装(FOWLP)通常采用环氧塑封复合料(EMC),其面临翘曲、各层热膨胀系数(CTE)不匹配、成本高昂等难题。报道了一种全新的晶圆级嵌入式硅基扇出技术,名为eSiFO^?,其用于实现电容式指纹传感器封装。在这个创新的集成器件中,一个5.6 mm×1.0 mm的ASIC芯片被减薄到90μm,然后嵌入到硅基槽中重建一个新的晶圆。在整个工艺过程中,金属的覆盖面积达80%以上,但晶圆的翘曲小于2 mm。整个晶圆级封装工艺使用了10个掩模版,其产品良率达到98%。该产品通过了包括预处理测试、温度循环(TCT)测试、高加速温湿度应力试验(u-HAST)和高温贮存试验(HTST)在内的标准可靠性测试。     

堆叠封装技术进展

目前电子产品正朝着高集成化、多功能及微型化方向不断发展。堆叠封装(PoP)作为一种新型3D封装技术,在兼容现有的标准表面贴装技术(SMT)的基础上能够实现不同集成电路在垂直方向上堆叠,从而能够提升封装密度,节省PCB板组装空间,缩短互连线路长度。该技术已从初期的低密度双层堆叠发展至当前的高密度多层堆叠,并在互连方式与塑封形式等封装结构及工艺上不断改进,以适应高性能电子产品的发展需求。通过对PoP上层与下层封装体结构及其封装工艺的近期研究成果进行综述,对比分析它们的各自特点与优势,并展望PoP未来发展趋势。     

高密度封装进展之二——半导体封装技术的发展趋势

本文从超小型封装、超多端子封装、多芯片封装等几个方向介绍了半导体封装技术的发展趋势     

面积阵列封装--BGA和Flip Chip

随着表面安装技术的迅速发展,新的封装技术不断出现,面积阵列封装技术成了现代封装的热门话题,ＢＧＡ和ＦｌｉｐＣｈｉｐ是面积阵列封装的两大类型,它们作为当今大规模集成电路的封装形式,引起电子组装界的关注,而且逐渐在不同领域得到应用。ＢＧＡ和ＦｌｉｐＣｈｉｐ的出现,适应了表面安装技术的需要,解决了高密度、高性能、多功能及高Ｉ／Ｏ数应用的封装难题,预计随着进一步的发展,ＢＧＡ和ＦｌｉｐＣｈｉｐ技术将成为     

叠层封装技术

首先介绍叠层封装技术的发展现状及最新发展趋势,然后采用最传统的两层叠层封装结构进行分析,包括描述两层叠层封装的基本结构和细化两层叠层封装技术的SMT组装工艺流程。最后重点介绍了目前国际上存在并投入使用的六类主要的叠层封装方式范例,同时进一步分析了叠层封装中出现的翘曲现象以及温度对翘曲现象的影响。分析结果表明:由于材料属性不同会引起正负两种翘曲现象;从室温升高到150℃左右的时候易发生正变形的翘曲现象,在150℃升高至260℃的回流焊温度过程中多发生负变形的翘曲现象。     

3D MCM组件产品热分析技术研究

三维多芯片组件(3D MCM-Three Dimension Multi-Chip Module)是近几年正在发展的一种电子封装技术。在3DMCM封装中,随着芯片封装密度的增加,对其热分析与热设计技术就显得越来越重要了。文章利用有限元方法,通过Ansys软件工具对某静态存储器组件(3DMCM模块)内部温度场进行了模拟仿真,并与实验数据进行了对比,获得了很好的分析效果,为3DMCM的可靠性设计提供了技术支持。     

Application of Au-Sn eutectic bonding in hermetic radio-frequency microelectromechanical system wafer level packaging

Development of packaging is one of the critical issues toward realizing commercialization of radio-frequency-microelectromechanical system (RF-MEMS) devices. The RF-MEMS package should be designed to have small size, hermetic protection, good RF performance, and high reliability. In addition, packaging should be conducted at sufficiently low temperature. In this paper, a low-temperature hermetic wafer level packaging scheme for the RF-MEMS devices is presented. For hermetic sealing, Au-Sn eutectic bonding technology at temperatures below 300°C is used. Au-Sn multilayer metallization with a square loop of 70 μm in width is performed. The electrical feed-through is achieved by the vertical through-hole via filling with electroplated Cu. The size of the MEMS package is 1 mm × 1 mm × 700 μm. The shear strength and hermeticity of the package satisfies the requirements of MIL-STD-883F. Any organic gases or contamination are not observed inside the package. The total insertion loss for the packaging is 0.075 dB at 2 GHz. Furthermore, the robustness of the package is demonstrated by observing no performance degradation and physical damage of the package after several reliability tests.     

Modular, device-scale, direct-chip-attach packaging formicrosystems

A pressing challenge to the commercial implementation of prototype microsystems is the reduction of package size and cost. To decrease package size, a process was developed for the fabrication of high-aspect-ratio, through-wafer interconnect structures. These interconnects permit device-scale packaging of microsystems and are compatible with modern surface mount technology such as flip chip assembly. To minimize package cost, a modular wafer-level silicon packaging architecture was devised. Low temperature bonding methods were used to join package components, permitting integration of driving circuitry on the microsystem die. The reconfigurable architecture allows standard package components to serve a wide variety of applications     

射频系统封装的发展现状和影响

电子产品小型化将进一步依赖微电子封装技术的进步.SiP（系统封装）所强调的是将一个尽可能完整的电子系统或子系统高密度地集成于单个封装体内,随着其技术的研究不断深入,封装规模不断扩大,其作用不断提升,它在射频领域中的应用特性也日趋突出,成为实现视频系统小型化、轻量化、高性能和高可靠的有效方法.针对当前RF SiP（射频系...     

Comprehensive Warpage Analysis of Stacked Die MEMS Package in Accelerometer Application

<正>Packaging of MEMS ( micro-electro-mechanical system ) devices poses more challenges than conventional IC packaging, since the performance of the MEMS devices is highly dependent on packaging processes. A Land Grid Array ( LGA ) package is introduced for MEMS technology based linear multi-axis accelerometers. Finite element modeling is conducted to simulate the warpage behavior of the LGA packages. A method to correlate the package warpage to matrix block warpage has been developed. Warpage for both package and sensor substrate are obtained. Warpage predicted by simulation correlates very well with experimental measurements. Based on this validated method, detailed design analysis with different package geometrical variations are carried out to optimize the package design. With the optimized package structure, the packaging effect on accelerometer signal performance is well controlled.     

片上雷达技术研究进展及发展趋势

本文回顾和梳理了当前片上雷达(Radar on Chip, RoC)的架构和射频前端、天线及信号处理等芯片化研究进展,以及基于异质异构集成、3D先进封装技术的雷达系统集成实现方案。在此基础上,从物理形态、实现工艺及技术发展等方面对片上雷达未来发展趋势进行了分析,指出基于硅基半导体工艺,片上集成多路雷达收发前端、波形产生及信号处理等雷达功能单元,实现片上系统（System on Chip, SoC）;或者通过异质异构及先进封装技术,将高度集成的雷达芯片集成在一个封装内,实现封装系统（System in Package, SiP）,从而满足雷达系统微型化、轻重量、低成本和低功耗的发展需求。同时,基于芯片化可扩充多通道阵列模块也有望构建大型复杂阵列雷达系统。该方案为未来小型化武器装备提供有效的探测感知手段,也为蓬勃发展的民用雷达提供可行的技术路径。