膜混合集成电路、MOS集成电路

Y98-61438-615 9913174CMOS 系统中同步开关噪声的新分析模型=A newanalytic model of simultaneous switching noise in CMOSsystems[会,英]/Cha,H.-R.& Kwon,O.-K.//1998IEEE 48th Electronic Components & Technology Con-ference.—615～621(AG)     

膜混合集成电路、MOS集成电路

Y2000-62169-4 0020099采用 CMP 技术的先进的低成本加工制造方式=Ad-vanced low cost manufacluring from CMP service[会,英]/Torki,K.& Courtois,B.//Proceedings of the1999 International Conference on Microelectronic Sys-tems Education(MSE’99).-4～5(YP)Y2000-62169-47 0020100一种基于 PC 机的 CMOS 集成电路设计教学工具:APC-based educalional tool for CMOS integrated ciruit de-     

膜混合集成电路、MOS集成电路

Y98-61303-331 9905890聚合物集成电路和发光二极管=Polymeric integratedcircuits and light-emitting diodes[会,英]/de Leeuw,D.M.& Blom,P.W.M.//1997 IEEE International Elec-     

膜混合集成电路、MOS集成电路

Y90-62020-53 0003792移动手机用偶数谐波型直接变换接收机集成电路的设计挑战和解决办法=Even harmonic type direct conver-sion receiver ICs for mobile handsets:design challengesand Solutions[会,英]/Itoh,K.& Shimozawa,M.//1999 IEEE radiofrequency integrated circuits sympo-sium.—53～56(UC)     

膜混合集成电路、MOS集成电路

Y2000-62089-1-105 0009307CMOS/BiCMOS 逻辑系列的联机 I_(DDQ)故障测试=On-line I_(DDQ) fault testing CMOS/BiCMOS logic families[会,英]/Raahemifar,K.& Ahmadi,M.//1999 IEEE In-temational Symposium on Circuits and Systems,Vol.1 of6.—1-105～1-109(PC)介绍了以模拟为基础的 CMOS/Bi CMOS 逻辑系列的故障特征化研究结果。证明了当开式缺陷引起延     

膜混合集成电路、MOS集成电路

Y2000-62591-357 0114849混合信号电路中采用芯片驱动保护环对有源衬底噪声的抑制=Active substrate noise suppression in mixed-sig-nal circuits using on-chip driven guard rings[会,英]/Winlder,W.& Herzel,F.//2000 IEEE Custom Inte-grated Circmts Conference.—357～360(EC)Y2000-62591-361 0114850不同技术规模对 CMOS RF 器件和电路的影响=Im-pact of technology scaling on CMOS RF devices and cir-     

膜混合集成电路、MOS集成电路

Y2002-63059-227 0210700综合双阈值CMOS电路的高阈值电压优化分配=Op-timal assignment of high threshold voltage for synthesiz-ing dual threshold CMOS circuits〔会,英〕/Tripathi,N.& Bhosle.A.//2001 IEEE the 14th International Con-ference on VLSI Design.-227～232(E)     

膜混合集成电路、MOS 集成电路

Y2000-62364-105 0100354混合信号设计与测试(IEEE TTTC-LA 专题部分)(含3篇文章)=Session 7:mixed-signal design and test,IEEE TTTC-LA special session[会,英]//Proceedings ofthe Ⅻ Symposium on Integrated Circuits and SystemsDesign(SBCC199).—105～118(PC)本部分收入3篇论文。题名为:混合信号可编程序组分的电路级考虑,采用瞬态分析的2阶动态特性系统中的故障检测,以及具有可测试性特征的低灵敏度开关电容器滤波器设计。     

膜混合集成电路、MOS 集成电路

Y2002-63070-23 0206031改进型电流式 CMOS 电压基准=An improved current-mode CMOS voltage reference[会,英]/Harrison,W.T.& Connelly,J.A.//2001 Southwest Symposium onMixed-Signal Design.—23～27(PE)     

膜混合集成电路、MOS集成电路

Y2002-63121-594 0219677深亚微米 CMOS 的备用能量降低技术的有效性=Ef-fectivity of standby-energy reduction techniques for deepsub-miron CMOS[会,英]/Van der Meer.P.R.& vanStaveren.A.//The IEEE International Symposium onCircuits and Systems Vol.4 of 5.—594～597(HE)Y2002-63121-758 0219678应用多层多晶硅二极管的接通有效功率轨迹静电放电钳位电路设计=Design on the turn-on efficient power-rail ESD damp circuit with stacked polysilicon diodes[会,英]/ker,M..D.& Chen,T.-Y.//The IEEE     

膜混合集成电路、MOS 集成电路

Y99-61803-37 2002019达到最小功耗的非完全特定图形时序的分配与重排=Assignment and reordering of incompletely specified pat-tern seqoenees targetting minimum power dissipation[会,英]/Flores,P.& Costa,J.//Proceedings of the 12thImernational Conference of VLSI Design.—37～41(EZ)在大量的安全临界应用电子系统中,电路测试是周期性进行的。机内自测产生的功率损耗占整个功率损耗的相当大百分比。减少功耗的一种方法是测试图形时序的重排。本文介绍了一种最优化模型和图形时序重排的有效算法。实验充分表明此方法在节省能量上是有效的。参14200202035V 高压 CMOS 集成电路的设计[刊]/王勇//微电子     

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Y98-61460-146 9915116多层敷铜同高性能0.25μm 以下 CMOS 技术的综合=Integration of multi—level copper metallization into a highperformance sub-0.25μm CMOS technoloay[会,英]/Venkatesan,S.& Venkatraman,R.//1998 IEEE 2ndInternational Caracas Gonferenee on Devices,Circuits andSystems.—146～152(YG)9915117CMOS 数字摄象 IC 及其在视频图象采集中的应用     

膜混合集成电路、MOS 集成电路

Y2002-63377-494 0314273用于电路优化的动态 CMOS 栅极功率延迟建模=Power-delay,modeling of dynamic CMOS gates for circuitoptimization[会,英]/Rossello,J.L.& Segura,J.//2001 IEEE/ACM International Conference on ComputerAided Design,Digest,—494～499(E)     

膜混合集成电路、MOS集成电路

0102051片上系统集成(SoC)时代的到来[刊]/张宝元//微电子技术.—2000.28(5).—13～17(E)本文从信息市场需求和技术发展的角度分析了片上系统集成(SOC)是集成电路发展的必然趋势,它是设计技术的一场革命.将成为信息领域 IC 的主流。本文还简要地叙述了 SOC 所涉及到的如 IP、设计方法学、软、硬件协调设计、验证等主要技术。参2Y2000-62185-147 01020520.8μm CMOS 工艺的器件设计,制造及特性=Devicedesign.fabrication and characterization of 0.8gm CMOStechnology[会,英]//1998 IEEE International Confer-ence on Semiconductor Electronics.—147～151(E)Y2000-62185-162 0102053用于 CMOS 集成电路逻辑和 IDDQ 测试集成化的电流传感器及测试处理器设计=Current sensor and testprocessor design for integration of logic and IDDQ testingof CMOS ICs[会,英]/Ahaf-U1-Amin.M.＆ Darus,Z.M.//1998 IEEE International Conference on Semicon-     

膜混合集成电路、MOS集成电路

Y2000-62082-56 0005750采用电压定标的低功率设计(含4篇文章)=Session4:low-power design using voltage scaling[会,英]//1999Design Automation Conference.—56～75(PC)本部分收入4篇论文。题名为:公共情况计算:功率与性能优化用的高级技术,支援对偶电源电压用于以单元为基础设计的布局技术,功率驱动用的采用对偶电源电压的门级设计,以及采用对偶电源电压的低功率 CMOS VLSI 电路合成。     

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介绍了一种新的低功率多米诺 CMOS 逻辑电路,其功率特性基于一种低电压漂移技术。为了减小它的输出电压漂移,对该多米诺门电路的输出变流器进行了改动。结果使其动态电压耗散节省高达36%,同时提高了功率延迟结果。为了达到功率节省和速度间的折衷,采用了一种产生电压漂移可变值的技术,实验结果清楚地显示了所提出的技术在低功率工作时的可行性。参12     

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Y98-61482-658 9907367静态 CMOS 组合逻辑电路的不用库的综合=Library-less synthesis for static CMOS combinational logic circuits[会,英]/Gavrilov,S.& Glebov,A.//1997 IEEE In-ternational Conference on Computer-Aided Design.—658～662(HG)     

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Y2000-62422-86 0103719全耗尽绝缘体上硅技术比例生成0.13μm 1.2～1VCMOS 电路=Scability of fully-depleted SOI technologyinto 0.13μm 1.2V～1V CMOS generation[会,英]/Raynaud,C.& Faynot,O.//1999 IEEE InternationalSOI Conference Proceedings.—86～87(EC)Y2000-62422-88 0103720用于超薄(35nm)绝缘体上硅0.18μm CMOS 电路的硅化物=Advanced silicide for sub-0.18μm CMOS on Ul-tra-thin(35nm)SOI[会,英]/Ren,L.P.& Cheng,Bth.//1999 IEEE International SOI Conference Proceed-ings.—88～89(EC)     

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yZOOZ·63118一33 D215136浮动栅子阂值Mos直线性电路的动态充电恢复二D”抑ic eharge restoration of月oati呵,te subthresholdNIOS tr姗linear eircuits〔会,英〕/Koosh,V.F.&G知dman,R.//2001 IEEE International Svm侧龙lurn onY2O02·63118·707 0215137高速连续时间线性加权电压加法的小型CMOS电路=C冶mpaet CMOS drcuits for high一speed continuountimelinear weighted voltage addition〔会,英〕/Ramirez一助gu-10,J.&Ledesma,F.//2001 IEEE Inte湘tion滋S帅-P叱iuxn on Cireuits ands邓tems,Vol.1 ofs一707一7…     

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Y2001-62725-403 0118486互连延迟对芯片感应的灵敏性=Sensitivity of inter-connect dalay to on-chip inductance[会,英]/Ismail,Y.I.&Friedman,E.G.//2000 IEEE International Sym-posium on Circuits and Systems,Vol.3.—403～406(HC)感应提取是高速 CMOS 电路设计中的主要问题,讨论了芯片感应的两个特性,明显简化芯片感应提取,第1特性使信号波形对感应值中误差不灵敏,特别是传播延迟和上升时间,定量说明假设感应相对误差为