SDH/SONET支路时钟抖动衰减数字锁相环设计

提出了一种新的光纤通信网络中SDH/SONET支路时钟抖动衰减设计方法.采用全数字锁相环技术和可编程的方法,根据不同类型的PDH信号,配置相应的增益和衰减因子,使得时钟的抖动衰减收敛速度可调节,能快速的达到国际电信联盟ITU-T标准规定的抖动范围.对于E3信号,滤波组合为100 Hz～800 kHz时,最大峰峰抖动为0.05 UI,滤波组合为10～800 kHz时,最大峰峰抖动小于10-3 UI.该方法电路实现结构简单,可广泛应用于光纤通信领域.     

全数字时钟锁相环的设计

提出了一种全数字时钟锁相环的设计方法,采用一种基于FPGA+DDS的设计,采用数字鉴相,用数字环路输出来控制DDS的输出频率,算法灵活,可移植性强,可广泛应用于调制解调器或其它电子设备的设计。     

基于噪声分析的低抖动全数字锁相环的设计

设计了一个用于时钟产生的全数字锁相环(ADPLL),其数控振荡器(DCO)采用9级环形振荡器,每级延迟单元的延迟时间均是可调的,各级倒相器的尺寸经过精确设计.该电路基于SMIC 0.13μm CMOS工艺,采用1.2 V电源供电,整个芯片的面积为0.13485 mm2.示波器测试结果表明,锁相环的捕获频率范围为100～500 MHz,输出频率为202.75 MHz时,峰-峰值抖动为133 ps,RMS抖动为46 ps.     

光通信系统时钟提取单元的抖动特性

本文由光通信系统中定时抖动功率谱的一般表达式,分析比较了平方律(SL)和线性整流(LR)两种不同非线性电路(NLC)的抖动特性。     

一种从E1信号中提取时钟的全数字锁相环

提出了一种从 E1信号中提取时钟的全数字锁相环。采用半脉宽移动技术设计数控振荡器 (DCO) ,使输出时钟占空比的误差小于 4%。经实验证实 ,在输入信号的频率范围为 2 .0 4 8MHz± 90 ppm且抖动满足 ITU- T G.82 3的情况下 ,该电路完全可以用于从 E1信号中提取时钟。采用数字锁相环对系统集成大有好处。     

高速ADC的低抖动时钟设计

本文首先分析了采样时钟抖动对ADC信噪比性能的影响,然后指出产生时种抖动的原因,最后给出了两种实用的低抖动采样时钟产生方案:基于低相位噪声VCO(压控振荡器)的可变采样时钟的产生及基于极低相位噪声温度补偿晶振的非可变采样时钟的产生。     

一种从E1信号中提取时钟的全数字锁相环设计与实现

我们提出一种从Ｅ１信号中提取时钟的全数字锁相环,并采用半脉冲移动技术设计数控振荡器,使得时钟占空比的误差小于４％,经实验证实,完全可以用于从数字信号中提取时钟,由于数字集成电路发展而采用数字锁相环对系统集成大有好处。     

基于FPGA的积分型数字锁相环的设计与实现

位同步时钟信号的提取是通信系统中的关键部分,应用数字锁相环可以准确地从输入码流中提取出位同步信号.本文简要介绍了数字锁相环的基本原理,在详细介绍了积分型超前—滞后数字锁相环的工作原理的基础上,利用VHDL语言对该系统进行了设计,给出了数字锁相环路主要模块的设计方法及仿真结果,得到了该系统的顶层电路,其中重点分析了积分型数字鉴相器的原理,给出了设计过程；并根据系统的参数进行了性能分析,最后给出了整个系统的功能仿真结果.具有一定的工程实用价值.     

X光安检机控制信号时钟提取的设计与实现

针对X光安检机系统控制信号传输中采用传统串行通信方式所存在的问题,提出一种利用数字锁相环技术实现串行数据时钟提取的硬件解决方案。该设计基于FPGA进行开发,并针对安检机中串行控制数据传输的数字锁相环进行研究,设计了适用于FPGA的串行时钟提取系统,最终采用Verilog语言实现。该设计经过安检机系统的硬件平台实际测试,最终经过Signal TapⅡ读取实时数据进行验证,可以论证该方案的时钟捕捉周期短,捕捉精度也满足安检机系统要求,从而实现了安检机系统数字控制信号的单线路传输,有效地提高传输的可靠性。     

数字锁相环在位同步提取中的应用

在数字通信中,为保证信息传输和交换的正确,各种数字模块的时钟应该具有相同的频率,否则在数据传输中会产生滑动、误码,直至通信中断。本文详细论述了基于FPGA技术实现数据码流位同步时钟信号的提取,以及电路模块的工作原理、关键技术和实现途径,并通过了软件仿真。     

基于ADC的时钟jitter测试平台的研究

本文实现了一种利用高速模数转换器(ADC)采样测量时钟jitter的硬件测试平台.文中针对高速、高分辨ADC的特性,导出时钟Jitter对输出码密度的影响,根据这层关系可以反推出时钟Jitter的大小.同时介绍了如何在硬件上产生高速、可以控制的时钟jitter.最后通过ModelSim和Matlab对这个平台进行仿真分析,结果表明这种方法不需要高性能仪器,且具有高分辨和低时耗等特点.     

基于MSI的数字时钟的电路设计

数字时钟的特点是以数字显示秒、分、时,它是一种相较于传统机械时钟更准确、更直观的时钟装置,数字时钟也不需要机械传动装置,所以被广泛使用。在日常生活中我们随处可见数字时钟,数字电子钟以两种方式实现：单片机控制,数字集成电路构成。本次设计是由数字集成电路构成的数字电子时钟。     

ADN2814时钟和数据恢复IC在光纤通信中的应用

介绍了时钟和数据恢复器件ADN2814的主要性能、内部结构和引脚功能．给出了ADN2814在信号传输中的应用电路,同时介绍了系统中时钟和数据恢复器件的选择方法及应用分析。     

全数字PAL解码器的原理与应用

分析了全数字ＡＰＬ解码器的一般原理，并结合具体应用讨论了解码器与后面的数字处理部分之间的缓冲控制。     

数字钟的设计与制作

介绍了使用纯数字电路完成数字钟(Cd40110芯片)的全部流程,包括电路设计,pro-tel中布线,制版,焊接以及调试。     

A new design of prefilter for reducing timing synchronization jitter

For high‐precision timing synchronization in feedback Gardner algorithm and different feedforward nonlinear algorithms, timing jitter reduction is the key problem, especially with a small roll‐off factor in high‐order modulation. Through the elaborate analysis about the timing jitter, this paper proposes a new prefilter design method based on finite impulse response structure. Using a suitable Kaiser window for suppressing the sidelobe energy of the proposed prefilter, this method can further decrease the complexity of filter design and eliminate most part of the pattern noise. Compared with the previous prefilter design algorithms, the approach has a better improvement in steady‐state phase jitter reduction without increasing the capture time in Gardner timing error detector. Meanwhile, with such kind of prefilter, the performance of logarithmic nonlinearity is better than that of square law nonlinearity, this is not reported in literature. Simulation results show that the residual timing jitter in both kinds of algorithms is closed to the modified Cramer‐Rao bound when the roll‐off factor is equal to 0.1 in 1024QAM.     

采样时钟抖动在弱光信号检测中的影响分析

信号采样是弱光信号检测的关键技术环节,由于采样时钟抖动引起的采样信号的输出误差会影响后续的信号检测和处理。为此,分析了输入光信号为近高斯分布波形时由时钟抖动引起的采样误差,推导出了采样输出的信噪比损失公式,讨论了采样带宽、输入信噪比以及信号脉宽对输出信噪比损失的影响,最后以取样积分检测技术为对象,计算了在不同累积次数的条件下采样抖动对取样积分检测性能的影响,对弱光信号检测中的采样时钟选取具有一定的指导意义。     

现代光通信中的CMOS时钟数据恢复

针对现代光通信和其他高速串行通信,设计了一个用于高速串行收发器中的CMOS数字bang-bang时钟数据恢复系统.采用的数字bang-bang时钟数据恢复的结构,具有简单、功耗低、性能稳定的优点.时钟数据恢复采用改进编码方式的相位插值器,输出具有恒定幅度和良好的线性相位特性.测试表明,功耗为35 mW. 输入信号眼图闭合0.5UI,信号差分峰-峰值150 mV条件下误码率小于10-12.     

数字钟实验电路的设计与仿真

基于Multisim 10软件对数字钟电路进行设计和仿真。采用555定时器产生秒时钟信号,用时钟信号驱动计数电路进行计数,将计数结果进行译码,最终在LED数码管上以数字的形式显示时、分、秒时间。