低阻VDMOSFET的优化设计与制造

文章对9926型双N沟增强型VDMOSFET进行了结构和版图的优化设计。给出了该器件的纵横向结构参数,材料的物理参数和版图总体结构。单胞结构的优化设计使单胞密度达到204万个/cm2,比国际市场现有产品的单胞密度(156万个/cm2)提高了30%。这种设计采用浅n+注入工艺可使器件生产成本下降31%。最后对研制结果进行了分析讨论。     

功率场效应晶体管VDMOS导通电阻的优化

本文对大功率场效应晶体管VDMOS器件的导通电阻与单元结构的参数进行了研究,重点讨论了栅宽、外延层厚度和浓度与导通电阻的关系,计算出的I-V曲线随单元结构参数的不同有明显的改变,为实际研制工作提供了依据。     

高压功率VDMOSFET的设计与研制

按照功率VDMOSFET正向设计的思路,选取（100）晶向的衬底硅片,采用多晶硅栅自对准工艺,结合MEDICI器件仿真和SUPREM-4工艺仿真软件,提取参数结果,并最终完成工艺产品试制,达到了500 V/8 A高压、大电流VDMOSFET的设计与研制要求。结果证明,通过计算机模拟仿真,架起了理论分析与实际产品试制之间的桥梁。相对于原来小批量投片、反复试制的方法,不仅节约了时间,降低了研制成本,而且模拟结果与实际试制结果之间能够较好地吻合。针对传统结终端结构的弊端,提出了一种新型结终端结构,大大提高了产品的击穿电压和可靠性。     

全离子注入高压低导通电阻VDMOSFET设计及研制

本文论述了全离于注入高压低导通电阻VDMSFET的设计思想及制造工艺。详细分析了管芯制造过程中离子注入的杂质浓度和分布曲线,以及离子注入所带来的问题及处理方法,并且介绍了几种隔离介质的实验结果。     

高压VDMOSFET导通电阻的优化设计

以500 V VDMOS为例,首先分析了高压VDMOS导通电阻与电压的关系,重点讨论穿通型VDMOS的外延厚度与器件的耐压和导通电阻的关系。给出对高压VDMOS外延层厚度的优化方案,并基于理论分析在器件仿真设计软件平台上成功完成了耐压500 V、导通电阻0.85Ω的功率VDMOS器件的设计和仿真。     

功率MOSFET晶体管的导通电阻显著降低

STMicroelectronics公司(位于美国麻塞诸塞州的Lexington)提出了一种新的制造功率MOSFET晶体管的技术。与传统的功率MOSFET晶体管相比可以将导通电阻降低至原来的三分之一到四分之一。导通电阻可随电压的变化而变化。此项技术称为MultipleDrain Mesh(MDmesh),与该公司的已经获得专利保护的MeshOverlay horizontal layout相结合构成了新颖的漏极构造。 漏极分成许多小区,由许多垂直的p-型漏极条和许多薄的水平的n-型源极条平行排列构成。这样的漏极构成方式可以将击穿电压提高一倍。 该公司还宣称,此种技术还具有     

用于智能功率集成电路的PTG-LDMOST

提出一种用于智能功率集成电路的基于绝缘体上硅(SOI)的部分槽栅横向双扩散MOS晶体管(PTG-LDMOST)。PTG-LDMOST由传统的平面沟道变为垂直沟道,提高了器件击穿电压与导通电阻之间的折衷。垂直沟道将开态电流由器件的表面引向体内降低了导通电阻,而且关态的时候耗尽的JFET区参与耐压,提高单位漂移区长度击穿电压。仿真结果表明:对于相同的10微米漂移区长度,新结构的击穿电压从常规结构的111V增大到192V,增长率为73%。     

改善功率MOSFET器件UIS测试能力的方法

介绍了功率MOSFET器件的UIS（非钳位感应开关）测试原理及重要性,通过实际案例,解释UIS与产品质量之间相互关系,分析影响UIS能力的因素,提出改善功率MOSFET器件的3种方法,即改善contact工艺、减小RR,改变设计。实际案例中的两种MOSFET器件A和B应用了这3种方法的组合,使功率MOSFET器件的UIS能力和测试合格率有了很大的提升。     

一种900V超结VDMOSFET器件的设计与仿真

功率MOSFET在现代电子工业中已经得到了广泛的运用,然而在高压功率MOSFET器件中,如何平衡功率MOSFET的击穿电压与导通电阻的冲突一直是研究热点。结合超结理论和传统功率VDMOSFET的生产工艺设计了一款高压超结VDMOSFET器件,运用半导体器件仿真软件对器件结构进行优化,得到P柱区和N柱区掺杂浓度和厚度的最优值和工艺参数。仿真结果表明,设计的超结VDMOSFET器件击穿电压和导通电阻分别为946 V和0.83Ω,很好地平衡了功率MOSFET击穿电压与导通电阻的冲突。     

氮化镓功率半导体器件技术

作为第三代半导体材料的典型代表,宽禁带半导体氮化镓(GaN)具有许多硅材料所不具备的优异性能,是高频、高压、高温和大功率应用的优良半导体材料,在民用和军事领域具有广阔的应用前景。随着GaN技术的进步,特别是大直径硅(Si)基GaN外延技术的逐步成熟并商用化,GaN功率半导体技术有望成为高性能低成本功率技术解决方案,从而受到国际著名半导体厂商和研究单位的关注。总结了GaN功率半导体器件的最新研究,并对GaN功率器件发展所涉及的器件击穿机理与耐压优化、器件物理与模型、电流崩塌效应、工艺技术以及材料发展等问题进行了分析与概述。     

低压沟槽功率MOSFET导通电阻的最优化设计

研究了低压沟槽功率MOSFET(<100V)在不同耐压下导通电阻最优化设计的差别。给出了确定不同耐压MOSFET参数的方法,简要分析了沟槽MOSFET的导通电阻;利用Sentaurus软件对器件的电性能进行模拟仿真。理论和仿真结果均表明,耐压高的沟槽MOSFET的导通电阻比耐压低的沟槽MOSFET更接近理想导通电阻,并且,最优导通电阻和最优沟槽宽度随着耐压的提高而逐渐增大。     

栅增强功率ACCUFET的模拟研究

为了进一步降低器件的导通电阻,提出了一种新型的ACCUFET结构——栅增强功率ACCUFET(GE-ACCUFET)。这种器件同时具有普通ACCUFET和GE-UMOS的优点,而且导通电阻比这两种器件都要低。设计了一个击穿电压约106 V,导通电阻为2.18×10-4Ω.cm2的栅增强型功率ACCUFET器件(GE-ACCUFET)。将这种新型器件与GE-UMOS、普通ACCUFET进行对比,并进一步研究器件的结构参数对器件性能的影响。通过ATLAS仿真软件的建模仿真得到的数据显示,新型器件的导通电阻与GE-UMOS、普通ACCUFET相比,均有大幅度的降低。仿真还得到了器件导通电阻和击穿电压与结构参数H,D,α的函数关系,这对器件的生产制造有一定的指导作用。     

6.5kV,5A4H-SiC功率DMOSFET器件

报道了在60μm厚、掺杂浓度1.3×10~(15) cm~(-3)的外延层上制备4H-SiC功率DMOSFET器件的研究结果。器件击穿电压大于6.5 kV,导通电流大于5 A,相对于之前的报道结果,器件导通能力提升了25倍。器件采用由55根环组成的,450μm宽的浮空场限环作为器件终端结构。通过1 250°C热氧化工艺和NO退火技术,完成器件栅介质层制备。通过横向MOSFET测试图形,提取器件峰值有效沟道迁移率为23 cm~2/(V·s)。器件有源区面积为0.09 cm~2,在栅极电压20 V、室温下,器件比导通电阻为50 mΩ·cm~2。在漏极电压6.5 kV时,器件漏电流为6.0μA,对应器件漏电流密度为30μA·cm~(-2)。基于此设计结构,通过设计实验,提取了SiC DMOSFET器件中电阻比例组成。     

一种新型低压功率MOSFET结构分析

介绍了一种新型的低压功率MOSFET结构--Trench MOSFET.将其与常规VDMOS通过在结构参数、电性能参数上的比较和分析,最终肯定了Trench MOSFET结构的优点.     

VDMOS功率器件用硅外延片

1、产品及其简介1973年美国IR公司推出VDMOS结构,将器件耐压、导通电阻和电流处理能力提高到一个新水平。功率VDMOS管是在外延片上制作的,由于一个管芯包括几千个元胞,故要求线条细,光刻精度高。所以对外     

Alpha MOS在PFC应用中的注意事项与设计要点

AlphaMOS的工作特性超级结（Super-junction）类型的高压功率MOSFET具有更低的导通电阻,因此在通信电源、服务器电源、电源适配器以及台式电脑电源和照明整流器等应用中得到广泛的使用。