基于 IEEE 1500标准的嵌入式 ROM及SRAM内建自测试设计

嵌入式存储器在SOC中所占的面积比越来越大,同时也对嵌入式存储器测试技术提出了新的挑战．IEEE 1500标准为IP核设计商与集成商制订了标准的测试接口．基于此标准,本文完成了针对嵌入式存储器的测试外壳与具有兼容性的控制器的设计,以SRAM和ROM为测试对象进行验证,测试结果表明,该系统能准确地检测存储器存在的故障．     

具备兼容性和层次性的SOC测试控制结构设计

IP核的集成问题是SOC设计的关键,测试集成更是无法回避的难题.因此,灵活高效的测试控制结构成为SOC可测性设计的重要研究内容.文章分析了IEEE Std 1149.1对传统IC芯片内部和外部测试的整体控制能力;剖析了IEEE Std 1500TM对嵌入式IP核测试所做规定的标准性和可配置性.在此基础上,提出了一种复用芯片级测试控制器的测试控制结构,该结构能兼容不同类型的IP核,并且有助于实现复杂SOC的层次性测试控制.     

SOC设计:IC产业链设计史上的重大革命

集成电路芯片设计是IC产业链的龙头,而系统芯片(SOC)集中了芯片设计的先进技术。本文论述了SOC芯片的最新设计技术和焦点技术,包括嵌入式CPU,IP模块设计以及芯片的验证和测试等,展望了当前SOC芯片设计的发展趋势。     

一种适合SOC的时钟控制器IP核

随着集成电路系统的规模和复杂性的不断提高，基于IP核的SOC系统的设计已被广泛采用。与此同时，电路测试的难度不断增大，对电路的可测性设计也提出了更高的要求。文章介绍了应用于嵌入式系统的16住时钟控制器(Timer Control Unit)的IP核设计，设计中采用了JTAG可测性设计电路。     

基于虚拟插件的SOC内核互连方法的研究

传统的IC设计方法已无法适应新的片上系统（System On a Chip,SOC）设计要求,需要根本的变革,即从以功能设计为基础的传统IC设计流程转变到以功能整合为基础的SOC设计全新流程。SOC设计以IP的设计复用和功能组装、整合来完成。随着以IP核复用为基础的SOC设计技术的发展,在实际设计时如何有效地对众多IP供应商提供IP核进行有效互联的问题日益受到重视。文章基于标准的接口协议——虚拟元件接口（VCI,Virtual Component Interface）,探索了一条快速、简便、稳定且易于验证的SOC内核互连的方案。     

IP核的近期发展

在集成电路制作工艺进入深亚微米之后,IC设计能力滞后于工艺水平日甚,势必要提出新的设计思想和设计方法。SOC(System On a Chip)为缓解设计滞后问题提供了一个有效途径,受到了普遍地重视和认可。作为SOC技术的关键,可复用的IP核(IntellectualProperty)不仅得到已有的一些EDA公司和IC公司的重视,而且还造就了一批新兴的IP核专营公司。这些公司虽然不大,但它们的产品却几乎出现在SOC的所有领域。本文将介绍EDA厂家,IC厂家和一些IP专营公司对IP核的研究、开发和经营情况。     

基于复用的SOC测试集成和IEEE P1500标准

以复用核测试为目标的测试策略是解决SOC测试问题的基础.IEEE P1500标准是国际上正在制订的嵌入式核测试标准,该标准旨在简化核测试信息的复用,提高SOC级测试集成的效率.文章介绍了截至目前为止P1500标准的制订情况,包括嵌入式核测试的体系结构、P1500的标准化目标,以及P1500的两级服从认证等.     

基于Verilog HDL的全功能UART IP核的设计与实习

随着IC设计技术的发展，IP已经成为SOC设计的关键技术，利用已有IP可大大提高SOC设计的效率和能力。本文通过使用Vernog HDL设计UART(通用异步收发报机)的IP核，说明了IP设计的大体流程以及IP在日后IC设计中的重要作用。     

电信设备及其技术

0601049 基于Verilog HDL的全功能UART IP核的设计与实现[刊,中]／范健民／／中国集成电路．-2005,(1)．- 50-53(G) 随着IC设计技术的发展,IP已经成为SOC设计的关键技术,利用已有IP可大大提高SOC设计的效率和能力。本文通过使用Verilog HDL设计UART (通用异步收发报机)的IP核,说明了IP设计的大体流程以及IP在日后IC设计中的重要作用。参4     

基于边界扫描技术的SOC数字电路可测性设计

随着SOC系统的快速发展,如何对其进行有效的测试与诊断是当前研究的热点问题。从SOC数字电路可测试性设计的角度出发,基于边界扫描技术,设计了具有边界扫描结构的IP核,并对相应的测试方法进行了研究。通过仿真及时序分析,验证了该设计方法的可行性,为SOC系统的测试提供了新的思路。     

一种基于嵌入式IP内核模块的测试方法

嵌入式内核结构的测试正面临着新的挑战,需要提出有效的测试方法。针对IP内核模块测试所面临的技术难点,详细介绍了IP核模块实现测试所需要构建的硬件环境和完整的测试方法,并分析了由测试理论和方法而形成的国际公认标准IEEEP1500。     

SOC设计中的IP挑战

IC设计正逐渐转向系统级芯片(SOC)设计,IP核是其中的重要核心部分.本文介绍了IP核的概念及交付形式,讨论了IP核相关标准、IP验证、IP的质量评估,以及知识产权的保护,并从上述几个方面分析了IP核所面临的挑战.     

一种基于嵌入式微处理器内核模块的测试

基于可复用的嵌入式IP内核模块的系统级芯片（SoC）设计方法使测试面临新的挑战。文章针对IP内核模块测试断面临的技术难点，介绍了IP核模块实现测试所需要构建的硬件环境和通用结构．并以嵌入ARM微处理器棱的SoC为例，提出了具体的测试解决方案。     

基于BIST的编译码器IP核测试

介绍了用于IP核测试的内建自测试方法（BIST）和面向测试的IP核设计方法,指出基于IP核的系统芯片（SOC）的测试、验证以及相关性测试具有较大难度,传统的测试和验证方法均难以满足。以编译码器IP核为例,说明了基于BIST的编译码器IP核测试的基本实现原理和具体实现过程,通过加入测试外壳实现了对IP核的访问、隔离和控制,提高了IP核的可测性。     

IP核的近期发展

在集成电路制作工艺进入深亚微米之后,IC设计能力滞后于工艺水平日甚,势必要提出新的设计思想和设计方法。SOC(System On a Chip)为缓解设计滞后问题提供了一个有效途径,受到了普遍地重视和认可。作为SOC技术的关键,可复用的IP核(Intellectual Property)不仅得到已有的一些EDA公司和IC公司的重     

IP核网络管理系统的设计及实现

目前,基于IP核复用的SOC技术已经发展成为IC设计的一种主流技术,而SOC设计的关键是可复用IP核的获取.IP核网络管理系统可以有效的组织和管理IP核数据,并且为用户查找、选择合适的IP核提供一个便利的公共平台.文章主要分析了IP核数据的特点,从而确立了IP核的数据结构;并且详细讨论了IP核网络管理系统的设计考虑与实现过程.     

实现测试复用的SOC设计中的测试结构

在系统芯片SOC(system on a chip)设计中实现IP核测试复用的芯片测试结构一般包含两个部分：1)用于传送测试激励和测试响应的片上测试访问机制TAM;2)实现测试控制的芯片测试控制器。文章分析了基于测试总线的芯片测试结构,详细阐述了SOC设计中测试调度的概念,给出了一种能够灵活实现各种测试调度结果的芯片测试控制器的设计。     

嵌入式UART的设计及FPGA验证

随着微电子技术的发展,IP核成为SOC IC设计技术的关键;UART(通用异步收发器)作为输入/输出系统中重要的基本组成部分,设计其IP核并嵌入SOC系统中具有十分重要的应用意义。采用自上而下的设计方法,设计系统各模块并集成、仿真,最后在Xilinx ISE 9.1i开发环境下进行了综合、仿真和FPGA器件下载进行硬件实现、验证。结果表明设计正确,功能稳定、可靠。UART IP核能很好的应用到SOC中去,具有很高的使用价值。     

智能电源电路类IP核研究

在系统芯片(SOC)技术飞速发展的今天，作为几乎所有SOC不可或缺的组成部分，智能电源类IP核的研究开发日益显出其必要性和迫切性。本文给出若干电源类IP核的设计实例，包括电压参考源、电压调节器、振荡器、欠压锁定比较器、电压过零比较器等，并将使之能支持多种SOC的设计。     

紫外DPS中DA控制器的NiosII-IP核设计与实现

详细介绍了GaN基紫外数字像素探测器(DPS)多通道位串行(MCBS)实现方案中共用DAC设备控制器的自定义IP核的设计和功能实现。文中采用基于嵌入式软核NiosII 处理器可编程片上系统(SOPC)设计方法,通过对以12位数模转换芯片TLV5639为控制对象的IP核的仿真和测试,验证了设计的正确性。实验结果表明设计符合性能要求,基于SOPC的IP核设计方法具有较强实用性和通用性。