共查询到20条相似文献,搜索用时 0 毫秒
1.
2.
本文就基于差分跳频技术的短波高速跳频通信系统的组成结构及主要特点进行简要分析,并在此基础上对其系统运行过程中所使用的相关关键技术进行深入探讨,希望能够对短波高速跳频通信系统关键技术的运用效果提升带来一定帮助。 相似文献
3.
跳频系统的载频可在的伪随机码的控制下,不断地、随机地跳变。这种情况可看成是载频按照一定的规律变化的多频移键控(MFSK)。文中介绍了一种基于FPGA和DDS的高速跳频器的设计与实现方法。该跳频器可以在超短波波段实现1万跳/秒的跳速。 相似文献
4.
5.
差分跳频通信中的关键技术分析 总被引:1,自引:0,他引:1
介绍了近年来扩频通信的一种全新通信体制——差分跳频通信的原理,阐述了其与普通跳频通信的区别,重点分析了差分跳频通信所需解决的两个关键技术:G函数设计和接收信号检测技术。最后指出了差分跳频通信的应用前景和发展方向。 相似文献
6.
7.
为了某项目设计一款频率在2-3GHz宽带跳频源,频率间隔为1MHz,跳频点数为1001点。该跳频源要求相位噪声小于-100dBc @1kHz,杂散优于60dB。分析指标和软件仿真计算,采用HITTITE公司的HMC830锁相芯片来实现该设计方案。采用HITTITE公司的PLL仿真设计软件对环路滤波器进行优化设计后应用到实际电路中,使得该芯片在-55℃到+85℃均可稳定工作。通过外接串口通信控制模块,实现频率的跳变。最终该设计的实物测试相位噪声、杂散指标均优于目标值。测试得到该频率源相位噪声可达到-100dBc/Hz@1kHz,杂散指标能够达到-70dB,具有工程应用价值 相似文献
8.
频率合成器是现代仪器、通信系统的核心部件,是决定系统性能的关键设备。目前,我国的射频测量仪器基本上还是西方发达国家的产品占主要市场,而且价格昂贵,因此研究低成本的频率源合成器显得尤为重要。本文介绍了10MHz-1GHz 小步进跳频信号源的实现方案及关键技术。在系统有一定相噪、杂散要求的前提下,鉴于输出频段相对带
宽大,本方案采用下变频方法实现,其中小步进由DDS+PLL 实现。整个系统由STC89LE52 单片机控制,具有高跳频速度、成本低、体积小等优点。 相似文献
9.
本文在建立跳频卫星通信系统抗干扰模型的基础上,提出了跳频卫星通信系统的设计思想,重点讨论了跳频卫星通信中必须解决的若干关键技术 。 相似文献
10.
3.5GHz锁相环的设计 总被引:1,自引:2,他引:1
设计了一款整数型锁相环.从系统到具体电路对整个锁相环进行了详细的分析和仿真.电路采用SMIC 0.18μm CMOS射频工艺设计,面积为1.1mm×1.1mm,整个锁相环在1.8V电源电压下的功耗为36mW,仿真结果显示锁相环的相位噪声在-111dBc/Hz@1MHz,参考杂散为-76.4dBc. 相似文献
11.
介绍了一种C波段宽带下变频型锁相高速跳频合成器,主要用于雷达及通信领域。该频率合成器采用锁相环(PLL)与外插电路组合的方式,将较高的输出频率迁移到较低频率后送至鉴相器,大大降低N分频器的工作频率,提高了频率合成器的最高输出频率,且输出频率间隔不变,解决了提高合成器输出频率和不降低频率分辨率的矛盾,实现低相位噪声输出。测试结果表明,输出频率4 460 MHz时,在频偏10 kHz处相位噪声为-123 dBc/Hz。采用可控输出的稳压芯片给HMC704LP4供电,通过控制电源的通断,保证HMC704LP4进入正确的工作模式,有效解决了HMC704LP4上电模式选择错误造成的失锁问题。 相似文献
12.
选取具有数字接口、高集成度的锁相环(PLL)电路,实现了具备低相位噪声、快跳变、低杂散、高稳定度C波段宽带跳频源的发射机设计方案,系统跳频速度高于10 000跳/s,跳频带宽达240 MHz,数据传输速率快,体积约50 mm×70 mm×30 mm.按照该设计方案制作完成了具体的电路,经过实际测试,验证了该电路便于数字控制,体积小,成本低,系统的整体性能优异. 相似文献
13.
本文阐述了一个基本的S波段锁相式频率综合器,频率范围是2.30GHz-2.70GHz,频率步进为5MHz,相位噪声指标为£(10kHz)〈-95dBc/Hz,杂散抑制优于50d,输出功率大于10dBm。 相似文献
14.
A fully integrated phase-locked loop(PLL) is presented for a single quadrature output frequency of 3.96 GHz.The proposed PLL can be applied to mode-1 MB-OFDM UWB hopping carrier generation.An adaptive frequency calibration loop is incorporated into the PLL.The capacitance area in the loop filter is largely reduced through a capacitor multiplier.Implemented in a CMOS process, this PLL draws 13.0 mA current from a single 1.2 V supply while occupying 0.55 mm2 die area.Measurement results show that the PLL achieves a phase noise of-70 dBc/Hz at 10 kHz offset and-113 dBc/Hz at 1 MHz offset.The integrated RMS jitter from 1 kHz to 10 MHz is 2.2 ps.The reference spur level is less than-68 dBc. 相似文献
15.
WPAN环境下快速跳频系统跳频特性研究 总被引:2,自引:0,他引:2
WPAN环境下同一小区内工作的快速跳频系统之间会发生碰撞而影响通信质量。本文提出了一种获得多个共存的跳频系统之间的平均碰撞概率的方法,在仿真WPAN环境下快速跳频系统的典型例子一蓝牙跳频系统的基础上,对该系统的抗自干扰性能进行了重点分析,并推导出小区所容许的平均碰撞概率与可共存的跳频系统的数目之间的关系。本文结论对跳频系统的并行处理以及研究在复杂环境下WPAN的性能,特别是服务质量保证(QoS,Quality of Service)具有重要的指导作用。 相似文献
16.
就非同步的跳频扩频多址(FH/SSMA)通信系统而言,其跳频图要求具有汉明互相关小的 M 进制序列集,本文概述了非同步跳频扩频多址的信号设计问题和评述了跳频图的设计结果。 相似文献
17.
18.
19.
本文介绍12GHz直接分频式锁相环。该锁相环是将输出频率分频并与一个较低的基准频率比较。其振荡器和分频器电路是利用微波混合集成技术制作的。本文还详细分析了它的噪声性能并报导了测量结果。该锁相环可用于数字无线电通讯、雷达和卫星通讯设备中频率综合器的本机振汤器。 相似文献
20.
设计并实现了一种整数型1.6 GHz电荷泵锁相环,分析了具体电路,并给出设计考虑.该电荷泵锁相环采用0.18 μm CMOS混合信号工艺制造.测试结果表明,电路中心频率1.6 GHz,偏离中心频率1 MHz处的相位噪声为-92.19 dBc/Hz;在1.8 V电源电压下,电路功耗为10 mW.芯片尺寸为100 μm×100 μm. 相似文献