跳频分组无线网中的关键技术研究

介绍了跳频分组无线网的基本原理，并对相关的关键技术进行了分析和探讨，以供进一步设计和研究。     

基于差分跳频的短波高速跳频通信系统关键技术研究

本文就基于差分跳频技术的短波高速跳频通信系统的组成结构及主要特点进行简要分析,并在此基础上对其系统运行过程中所使用的相关关键技术进行深入探讨,希望能够对短波高速跳频通信系统关键技术的运用效果提升带来一定帮助。     

超短波波段高速跳频器的设计

跳频系统的载频可在的伪随机码的控制下，不断地、随机地跳变。这种情况可看成是载频按照一定的规律变化的多频移键控（MFSK）。文中介绍了一种基于FPGA和DDS的高速跳频器的设计与实现方法。该跳频器可以在超短波波段实现1万跳/秒的跳速。     

基于差分跳频的短波高速跳频通信系统关键技术分析

文章简要介绍了一种基于差分跳频技术的短波高速跳频通信系统的构成和主要特点,着重分析了系统实现中的几个关键技术,对部分关键技术提出了可能的解决方案。     

差分跳频通信中的关键技术分析

介绍了近年来扩频通信的一种全新通信体制——差分跳频通信的原理,阐述了其与普通跳频通信的区别,重点分析了差分跳频通信所需解决的两个关键技术：G函数设计和接收信号检测技术。最后指出了差分跳频通信的应用前景和发展方向。     

2GHz脉冲锁相环

一、2GHz脉冲锁相环组成方块图及工作原理 1.方块图如图1所示: 2.工作原理 50MHz标准频率信号经放大器放大后给脉冲形成器提供一个足够大的推动功率,脉冲形成器就产生一个τ_o≤0.5/f_o或者τ_o≈(n+0.5)/f_v的取样窄脉冲,由它控制取样二极管的通断。而电压控制振荡器(VCO)所产生的2GHz信号经环行     

一种S波段跳频源的设计

为了某项目设计一款频率在2-3GHz宽带跳频源,频率间隔为1MHz,跳频点数为1001点。该跳频源要求相位噪声小于-100dBc @1kHz,杂散优于60dB。分析指标和软件仿真计算,采用HITTITE公司的HMC830锁相芯片来实现该设计方案。采用HITTITE公司的PLL仿真设计软件对环路滤波器进行优化设计后应用到实际电路中,使得该芯片在-55℃到+85℃均可稳定工作。通过外接串口通信控制模块,实现频率的跳变。最终该设计的实物测试相位噪声、杂散指标均优于目标值。测试得到该频率源相位噪声可达到-100dBc/Hz@1kHz,杂散指标能够达到-70dB,具有工程应用价值     

10MHz-1GHz 小步进跳频信号源方案设计

频率合成器是现代仪器、通信系统的核心部件,是决定系统性能的关键设备。目前,我国的射频测量仪器基本上还是西方发达国家的产品占主要市场,而且价格昂贵,因此研究低成本的频率源合成器显得尤为重要。本文介绍了10MHz-1GHz 小步进跳频信号源的实现方案及关键技术。在系统有一定相噪、杂散要求的前提下,鉴于输出频段相对带 宽大,本方案采用下变频方法实现,其中小步进由DDS+PLL 实现。整个系统由STC89LE52 单片机控制,具有高跳频速度、成本低、体积小等优点。     

跳频卫星通信系统的设计及关键技术

本文在建立跳频卫星通信系统抗干扰模型的基础上，提出了跳频卫星通信系统的设计思想，重点讨论了跳频卫星通信中必须解决的若干关键技术 。     

3.5GHz锁相环的设计

设计了一款整数型锁相环.从系统到具体电路对整个锁相环进行了详细的分析和仿真.电路采用SMIC 0.18μm CMOS射频工艺设计,面积为1.1mm×1.1mm,整个锁相环在1.8V电源电压下的功耗为36mW,仿真结果显示锁相环的相位噪声在-111dBc/Hz@1MHz,参考杂散为-76.4dBc.     

高性价比小型C波段宽带跳频源的研制

选取具有数字接口、高集成度的锁相环(PLL)电路,实现了具备低相位噪声、快跳变、低杂散、高稳定度C波段宽带跳频源的发射机设计方案,系统跳频速度高于10 000跳/s,跳频带宽达240 MHz,数据传输速率快,体积约50 mm×70 mm×30 mm.按照该设计方案制作完成了具体的电路,经过实际测试,验证了该电路便于数字控制,体积小,成本低,系统的整体性能优异.     

C波段宽带下变频型锁相高速跳频合成器

介绍了一种C波段宽带下变频型锁相高速跳频合成器,主要用于雷达及通信领域。该频率合成器采用锁相环(PLL)与外插电路组合的方式,将较高的输出频率迁移到较低频率后送至鉴相器,大大降低N分频器的工作频率,提高了频率合成器的最高输出频率,且输出频率间隔不变,解决了提高合成器输出频率和不降低频率分辨率的矛盾,实现低相位噪声输出。测试结果表明,输出频率4 460 MHz时,在频偏10 kHz处相位噪声为-123 dBc/Hz。采用可控输出的稳压芯片给HMC704LP4供电,通过控制电源的通断,保证HMC704LP4进入正确的工作模式,有效解决了HMC704LP4上电模式选择错误造成的失锁问题。     

2.30GHz—2.70GHz锁相环式频率综合技术研究

本文阐述了一个基本的Ｓ波段锁相式频率综合器，频率范围是２．３０ＧＨｚ－２．７０ＧＨｚ，频率步进为５ＭＨｚ，相位噪声指标为￡（１０ｋＨｚ）〈－９５ｄＢｃ／Ｈｚ，杂散抑制优于５０ｄ，输出功率大于１０ｄＢｍ。     

一种适用于“模一”多带OFDM超宽带系统中跳频产生的3.96GHz锁相环

A fully integrated phase-locked loop（PLL） is presented for a single quadrature output frequency of 3.96 GHz.The proposed PLL can be applied to mode-1 MB-OFDM UWB hopping carrier generation.An adaptive frequency calibration loop is incorporated into the PLL.The capacitance area in the loop filter is largely reduced through a capacitor multiplier.Implemented in a CMOS process, this PLL draws 13.0 mA current from a single 1.2 V supply while occupying 0.55 mm2 die area.Measurement results show that the PLL achieves a phase noise of-70 dBc/Hz at 10 kHz offset and-113 dBc/Hz at 1 MHz offset.The integrated RMS jitter from 1 kHz to 10 MHz is 2.2 ps.The reference spur level is less than-68 dBc.     

WPAN环境下快速跳频系统跳频特性研究

WPAN环境下同一小区内工作的快速跳频系统之间会发生碰撞而影响通信质量。本文提出了一种获得多个共存的跳频系统之间的平均碰撞概率的方法，在仿真WPAN环境下快速跳频系统的典型例子一蓝牙跳频系统的基础上，对该系统的抗自干扰性能进行了重点分析，并推导出小区所容许的平均碰撞概率与可共存的跳频系统的数目之间的关系。本文结论对跳频系统的并行处理以及研究在复杂环境下WPAN的性能，特别是服务质量保证(QoS，Quality of Service)具有重要的指导作用。     

跳频多址通信的跳频图

就非同步的跳频扩频多址(FH/SSMA)通信系统而言,其跳频图要求具有汉明互相关小的 M 进制序列集,本文概述了非同步跳频扩频多址的信号设计问题和评述了跳频图的设计结果。     

C波段低相噪快速跳频源的研制

介绍一种利用乒乓环和混频技术实现C波段低相噪快速跳频源的方案。该方案共有三个环,通过两个低频锁相环采用乒乓工作的方式来实现跳频,最后一个固定点频锁相环作为混频器的本振完成上变频。与传统方法的不同之处在于,以往采用下变频频率合成器来降低相位噪声,而该方案是将低相噪的频率合成器上变频至高频段。测试结果表明,用这种方式设计的频率源达到了系统对项目的指标要求,该频率合成方案是可行的。     

跳频通信组网研究

跳频电台组网是跳频通信的一种关键技术;首先介绍了跳频网络的拓扑结构、跳频电台组网的过程、方法,然后分析了跳频电台组网中跳频序列的碰撞、跳频图案设计的理论限,最后借助Matlab软件给出了用非重复跳频序列构造的一种跳频图案。     

跳频序列设计研究

跳频通信是最长用的扩展频谱通信方式之一,其原理是通过一组伪随机数列控制载波频率随机跳变来实现通信收发双方的通信。跳频通信系统具有抗干扰、抗截获、码分多址和频带共享等优良特点。本文介绍了跳频序列设计的作用及要求,重点介绍了跳频序列设计的理论限制。     

跳频系统抗干扰能力研究

跳频通信是一种具有较强抗干扰能力的通信体制。通过对跳频通信对多种干扰信号的抑制能力与跳频处理增益相关性的分析,研究了跳频通信系统对宽带干扰、多频点干扰、跟踪干扰的抗干扰能力的计算方法。根据计算结果进一步对提高跳频通信系统抗干扰能力的技术原理进行了详细的分析,并设计了提高跳频通信抗干扰能力的技术措施。