舰载测量雷达船摇稳定回路设计

速率陀螺敏感于天线空间运动角速率,故可将陀螺感受的角速率信息作为反馈信息构成负反馈回路,通过加入船摇扰动前馈补偿环节,实现稳定回路的复合控制。再通过误差校正后将船摇补偿输出到功放,驱动天线方位及俯仰运动,达到隔离船摇扰动对天线指向影响的目的。设计已成功应用于舰载测量雷达的研制中,经对雷达性能测试,船摇隔离度达到50 dB。     

船载测量雷达稳定回路作用分析

分析了船载测量雷达陀螺稳定回路的作用机理,以及稳定回路作用前后雷达跟踪稳定性。用Matlab对稳定回路作用前后跟踪回路进行了仿真,对分系统误差分量和随机误差分量进行了跟踪精度分析,并通过两次测量任务数据处理结果的比较,证明船摇较小时,加入稳定回路会造成跟踪精度的降低。     

大型船载测量雷达天线的两轴稳定

给出某大型测量船实测船摇频谱，讨论了大型船载测量雷达天线两轴稳定的隔离效果及实测结果。     

一种新型高精度舰载雷达伺服控制系统的设计

给出了一种新型的舰载雷达数字伺服控制系统的设计,采用坐标变换技术在雷达天线的方位和俯仰轴上对船摇姿态角（横摇角R、纵摇角P和航向角H）进行角度实时补偿以达到稳定雷达天线的作用,控制系统采用了变速积分PID及非线性PID等新颖的控制算法。可满足雷达天线环扫、扇扫、扇扫自适应、定位跟踪及俯仰控制等技术要求,并给出了环扫、扇扫、扇扫自适应及定位跟踪等功能的实现方法以及性能测试结果。     

大型船载测控雷达船摇隔离度的分析

分析了船摇扰动对大型船载测控雷达两轴稳定系统的影响，提出了隔离船摇的几种方法，并用工程实例验证了方法的正确性。     

舰载雷达常用稳定方式坐标变换

介绍了舰载雷达常用的坐标变换技术,给出了具体推导过程及各坐标系下天线指向的计算公式,为舰载雷达常用稳定方式的伺服控制及雷达天线指向计算提供理论依据。     

导航数据异常对舰载雷达影响分析及应对

舰载相控阵雷达可以通过电子方法实现动平台的补偿,保证其在大地坐标系内的空域覆盖及对目标的跟踪精度.电子平台修正过程中,导航系统发送的舰姿态信息的误差会引入雷达的测量误差中,从而影响到雷达的测量精度.只有尽可能实时识别这些误差,并采取措施加以应对,才能在舰姿态数据出现跳变时有效地减小误差的影响,确保雷达的性能.     

光电伺服控制系统多回路内模控制器分析与设计

针对光电稳定平台中伺服控制系统的模型不确定性、内外部扰动和传感器误差等各项因素,提出基于多回路、双自由度内模控制的稳定环控制器设计方法,实现对各项误差因素的控制器分层设计.首先,对伺服控制系统的单回路控制结构和多回路内模控制结构进行描述,并深入分析了两者的误差扰动和模型扰动抑制性能;然后,详细讨论了多回路内模控制结构中...     

基于寄生回路的导引头传递函数及测试方法

为了反应真实导引头在隔离度作用下的输出特性,提出了一种基于隔离度寄生回路的导引头传递函数概念及测试方法。通过建立导引头隔离度模型,推导了不同干扰力矩作用下的隔离度传递函数,对隔离度寄生回路稳定域进行分析,并得到了寄生回路失稳频率变化规律。建立了包含寄生回路的真实导引头传递函数模型,对真实导引头传递函数的频域特性和时域特性进行了仿真分析。最后,提出了基于寄生回路的导引头传递函数半实物仿真测试方法,通过测试从而得到真实导引头模型,提高导引头系统建模的准确性。     

综合导航系统误差对舰载三坐标相控阵雷达精度的影响分析

对于舰载三坐标相控阵雷达,要保证其在大地坐标系内的空域覆盖及对目标的稳定跟踪,就需要通过动平台补偿来修正波束指向,而波束修正时采用的舰姿态信息会将它的误差引入到雷达的测量误差中,从而影响到雷达的测量精度。只有将这一误差关联效应的机理分析清楚,才能在雷达输出数据出现跳变时有效的隔离出误差来源,正确评估雷达性能。     

一种执行元件轴位置闭环的位置随动系统

介绍了一种位置随动系统的构成方法，并从原理上证明了该系统具有较好的抗负载扰动性能，通过几个应用实例，简述了系统的组成、整定方法及取得的控制效果。     

基于齿轮测量中心数值随动系统的设计

为了实现齿轮测量中心对未知轮廓齿轮测量的需求,设计了基于齿轮测量中心的数值随动系统,使用测头数值信号作为输入,控制输出脉冲频率,从而对随动轴的速度进行调节,实现电机的跟随运动.设计中选用C8051F310单片机为核心,使用AD9850芯片做为脉冲信号发生模块搭建了硬件系统,使得测头数值和输出脉冲频率成线性比例关系,并给出了板卡驱动程序的设计.     

雷达伺服系统调试用虚拟摇摆平台的设计

应用多功能卡、数字-旋转变压器转换器及虚拟仪器等技术,设计了雷达伺服系统调试虚拟摇摆平台,用硬件电路及计算机软件来代替机电摇摆平台给雷达伺服系统提供等效正弦摇摆运动的实时角位置和角速度信号,具有更高的精度和性价比,为雷达伺服系统的调试带来很大的便利。     

A low-noise PLL design achieved by optimizing the loop bandwidth

imal loop-bandwidth are 10.262 ps and 46.851 ps, respectively.     

基于优化环路带宽的低噪声锁相环设计

This paper describes a low-noise phase-locked loop （PLL） design method to achieve minimum jitter. Based on the phase noise properties extracted from the transistor, and the low-pass or high-pass transfer characteristics of different noise sources to the output, an optimal loop bandwidth design method, derived from a continuous-time PLL model, further improves the jitter characteristics of the PLL. The described method not only finds the optimal loop-bandwidth to minimize the overall PLL jitter, but also achieves optimal loop-bandwidth by changing the value of the resistor or charge pump current. In addition, a phase-domain behavioral model in ADS is presented for accurately predicting improved jitter performance of a PLL at system level. A prototype PLL designed in a 0.18 μm CMOS technology is used to investigate the accuracy of the theoretical predictions. The simulation shows significant performance improvement by using the proposed method. The simulated RMS and peak-to-peak jitter of the PLL at the optimal loop-bandwidth are 10.262 ps and 46.851 ps, respectively.     

A monolithic K-band phase-locked loop for microwave radar application

A monolithic K-band phase-locked loop(PLL) for microwave radar application is proposed and implemented in this paper. By eliminating the tail transistor and using optimized high-Q LC-tank, the proposed voltage-controlled oscillator(VCO) achieves a tuning range of 18.4 to 23.3 GHz and reduced phase noise. Two cascaded current-mode logic(CML) divide-by-two frequency prescalers are implemented to bridge the frequency gap, in which inductor peaking technique is used in the first stage to further boost allowable input frequency. Six-stage TSPC divider chain is used to provide programmable division ratio from 64 to 127, and a second-order passive loop filter with 825 kHz bandwidth is also integrated on-chip to minimize required external components. The proposed PLL needs only approximately 18.2 μs settling time, and achieves a wide tuning range from 18.4 to 23.3 GHz, with a typical output power of -0.84 dBm and phase noise of 91:92 dBc/Hz@1 MHz. The chip is implemented in TSMC 65 nm CMOS process, and occupies an area of 0.56 mm² without pads under a 1.2 V single voltage supply.     

船载雷达伺服系统船摇隔离度静态测试方法

克服船舶摇摆对船载雷达跟踪的影响是船载雷达伺服系统的特殊性问题,船摇隔离效果的测试和调试需要在雷达试验场进行摇摆台试验或出海以后在船舶生摇时开展,需要耗费大量的人力物力。在对船载雷达伺服系统环路进行建模分析的基础上,文中提出了基于“数引环路”和“自跟踪回路”的两种船摇隔离度静态测试方法。仿真分析和现场试验表明:该测试方法实现简单,便于工程应用。     

A constant loop bandwidth fractional-N frequency synthesizer for GNSS receivers

正A constant loop bandwidth fractional-TV frequency synthesizer for portable civilian global navigation satellite system(GNSS) receivers implemented in a 130 nm 1P6M CMOS process is introduced.Via discrete working regions,the LC-VCO obtains a wide tuning range with a simple structure and small VCO gain.Spur suppression technology is proposed to minimize the phase offset introduced by PFD and charge pumps.The optimized bandwidth is maintained by an auto loop calibration module to adjust the charge pump current when the PLL output frequency changes or the temperature varies.Measurement results show that this synthesizer attains an in-band phase noise lower than -93 dBc at a 10 kHz offset and a spur less than -70 dBc;the bandwidth varies by±3%for all the GNSS signals.The whole synthesizer consumes 4.5 mA current from a 1 V supply,and its area(without the LO tested buffer) is 0.5 mm~2.     

一种应用于GNSS接收机常数环路带宽的小数频率合成器

提出了一种应用于手持式民用GNSS接收机常数环路带宽的小数频率合成器,并在0.13μm 1P6M 的CMOS工艺中实现。通过离散的工作区域,LC-VCO用简单的结构获得宽的调节范围和小的压控灵敏度。提出的杂散抑制技术来最小化由于鉴频鉴相器和电荷泵引入的相位偏移。当PLL输出频率改变或温度变化时,通过自动环路校正模块自适应调整电荷泵电流保持优化的环路带宽不变。测试结果显示,该频率合成器带内相位噪声小于-93dBc（10 kHz 频率偏移处）,杂散小于-70 dBc, 环路带宽变化小于?3%;在1V的电源供电下,整个合成器（不包括本振测试buffer）消耗4.5mA电流,面积为0.5mm2。