基于重构的片上网络容错机制

为了保证片上网络的可靠性,本文提出了一种新的容错机制。在片上网络中由于路由器故障将导致与其连接的IP核不能与其他核通信,使片上网络的可靠性降低。本文的方法通过选择最优相邻的路由器来替代故障路由器,从而达到恢复IP核通信的目的。通过为每个路由器配置一个状态寄存器,用来存储相邻路由器的安全度,在路由时采用新的可重构路由算法绕过故障的路由器,以提高片上网络的可靠性。在OPNET平台上对5×52D-Mesh结构的片上网络进行仿真实验,统计了数据传输延时。试验结果表明,本文提出的路由算法与对比文献的路由算法相比,在延迟方面有明显的优势。     

片上网络容错路由算法研究

随着集成电路制造工艺的不断发展,集成在芯片上晶体管的数量也随之增多,已超过几十亿晶体管的规模,因此芯片上可以集成越来越多的IP核。随着芯片中IP核数量的增多,基于总线结构的片上系统(System-on-Chip,So C)已不能满足数据的通信要求,为了解决这个问题,片上网络(Network-on-Chip,No C)作为一种全新的互联结构被提出来。其核心是把网络设计的思想移植到芯片设计中,将片上资源互连起来,并将计算与通信分离。片上网络具有很好的空间可扩展性,采用的全局异步一局部同步的通信机制使并行通信效率更高。NOC带来了一种全新的片上通信方式,它的引入有利于提升可重用设计、解决通信瓶颈和全局同步等难题。本文在研究片上网络结构的基础上,针对片上网络多播通信的特点提出了一种多播容错路由算法。     

基于片上网络的容错通信方法

本文提出了一种基于片上网络的容错通信算法。若NoC中出现路由器或者链路故障,将导致NoC不能有效地进行通信。本方案为每个路由器的输出端口配置输出状态寄存器,标识出输出端口所连接的路由器或链路的故障状态,从而建立起一个新的容错模型,在路由时采用新的可重构路由算法避免这些故障的路由器和链路,从而达到保证NoC有效通信的目的。本文在5×52D-Mesh结构上仿真了所提出的方案,统计了数据传输时延,实验结果表明,与现有方案相比,这种方法能够在保证容忍NoC中路由器和链路故障的前提下,获得较低的通信时延。     

基于网络监控器的专用片上网络动态容错路由

针对专用片上网络（Network on Chip,NoC）全局通信事务管理和可靠性设计问题,提出片上网络监控器的概念,用于获取全局网络实时状态信息及执行路径分配算法,基于此提出一种动态路由机制DyRS-NM.该机制能检测和定位NoC中的拥塞和故障链路,并能区分瞬时和永久性链路故障,采用重传方式避免瞬时故障,通过重新路由计算绕开拥塞和永久性故障.设计实现了RTL级网络监控器和与之通信的容错路由器模块,并将MPEG4解码器应用映射至基于网络监控器的4×4Mesh结构NoC体系结构中,验证了系统性能以及面积功耗开销.相比静态XY路由和容错动态路由FADR,DyRS-NM机制在可接受的开销代价下获得了更优的性能.     

基于容错虫洞路由的动态片上网络研究

提出将容错虫洞路由应用于动态片上网络DyNoC,能有效解决实时放置任务间的通信;并提出了增强型动态片上网络,增加了处理单元PE和周围路由节点Router的连线,并赋予PE自主选择路由源目节点能力,明显减少路由跳数,改善了网络的互连性.通过OPNET软件仿真,增强型DyNoC的平均端到端延迟比DyNoC缩短27%,而吞吐率则显著提高35%,可以有效缓减对片上路由资源缓存的需求.     

基于NoC的众核处理器可靠性仿真分析研究

随着半导体制造工艺的发展,众核芯片上的晶体管密度不断增加,随之而来的寿命可靠性问题日益严重。为了准确评估芯片的可靠性,本文提出了一种基于蒙特卡洛方法的系统级可靠性仿真框架,并在此基础上研究了No C通信架构对可靠性的影响。实验结果表明,如果不考虑众核芯片的No C通信结构,系统级可靠性评估的相对偏差最高可达到60%左右。     

片上网络:新一代的片上系统结构

片上系统是使用共享或专用总线作为芯片的通信资源.由于这些总线具有一定的限制,因此扩展性较差,不能满足发展需求.在这种情况下,目前的片内互连结构将成为多核芯片的发展瓶颈.文章介绍了一种新型的片上体系结构(片上网络)来解决未来片上系统中总线所带来的不足.片上网络作为一种新的片上体系结构,可以解决片上系统设计中所带来的各种挑...     

基于片上网络的系统芯片测试研究

文章介绍了基于片上网络对系统芯片进行测试的原理和实例，这是一种新的设计方法。首先讨论了未来系统芯片存在的各方面测试挑战，并提出了基于片上网络结构的解决方案。其次，在OSI网络堆栈参考模型的基础上．提出了面向测试的片上网络协议堆栈以及对应的测试服务。最后，介绍了基于片上网络的模块化测试方法。     

片上网络路由技术研究

片上网络满足了大规模集成电路发展对扩展性、能耗、面积、时钟异步、重用性等方面的需求,是对原有设计方法的一次革新。文中研究了片上网络的一项关键技术——路由技术。对其相关的包交换技术、虚拟通道技术和死锁避免技术进行了详细的分析介绍和优缺点的比较,给出了有益于片上网络沿用的结论。     

基于直角Steiner树的片上网络互连算法

提出了一种基于最小直角Steiner树,在Manhattan平面上避免障碍物的互连算法,以实现片上网络中各IP核的互连.该算法在定制NoC中将Steiner树的生成算法用于互连设计.算法首先在初始阶段对有障碍两点间的边权重重新赋值,然后调用最小生成树算法,使生成的直角Steiner树总长度最小.实验表明,该算法可以使片上网络的总连线缩短.     

众核多计算模式系统的构建

复杂应用领域中的一些具体计算任务不仅需要计算平台具备高效的计算能力,而且也应具有与计算任务特点相匹配的计算模式。依据NVIDIA Kepler GK110架构中Hyper-Q特性与CUDA流的关系,提出单任务并行、多任务并行与多任务流式计算三种计算模式。采用空位标记的方法对计算模式进行构建与切换,结合数据缓冲机制和计算任务加载方式,设计了众核多计算模式处理系统,实现了众核处理机多模式计算的功能。     

基于FPGA的NoC路由节点的设计

在对NoC设计技术进行研究的基础上,建立满足要求的NoC路由节点模型,该模型采用规则的2D-Mesh拓扑结构,基于虚通道技术的虫洞数据交换方式以及无死锁的确定性XY维路由算法实现.用硬件描述语言Veril-og完成各部分的功能设计,在ModeSim仿真软件下进行功能仿真,并且在基于FPGA的NoC系统上实现了路由节点的功能.     

基于禁忌表的输入容错处理方法

在设计各种软硬件人机交互控制设备时,输入容错处理是必然遇到的一个问题。常规做法是用大量逻辑判断进行处理,但是这种方法代码容易出错,而且当设备控制关系需要改变时,控制程序也需要重新编写,极大影响系统的可靠性和编程效率。提出一种新的输入控制容错处理方法——"禁忌表"方法,将整个设备的输入控制关系整合在一起。按照本文方法,在设备的控制关系发生改变的时候,只需改动"禁忌表",控制程序无需改动,从而大大提高系统的开发速度。     

基于FPGA的NoC验证平台的构建

针对基于软件仿真片上网络NoC（Network on Chip）效率低的问题,提出基于FPGA的NoC验证平台构建方案。该平台集成可重用的流量产生器TG（Traffic Generation）,流量接收器TR（Traffic Receiver）以及NoC软件,用于对NoC原型系统进行功能验证和性能评估。实际设计一个多核NoC,并用该平台对其进行FPGA验证,结果表明该平台的验证速度比软件仿真提高16000倍以上,并能对多种不同结构、路由算法、流控策略的NoC进行功能验证和性能评估。     

基于成团效应的众核处理器失效核分布建模方法

随机产生失效核分布的方法不能反映众核处理器物理拓扑结构的真实状况,在评价相关拓扑重构算法的效能时有失客观性.本文针对这一现状,提出了一种基于缺陷成团效应的众核处理器失效核分布建模方法.实验表明,本方法得到的物理拓扑结构缺陷分布呈现出不同程度的成团特性,且成团效应会显著影响核级冗余技术的拓扑重构效果.     

Optimized mapping algorithm to extend lifetime of both NoC and cores in many-core system

Fast aging of components has become one of the major concerns in Systems-on-Chip with further scaling of the submicron technology, which is accelerated when the working conditions are improper, such as unbalanced components’ utilization. Moreover, in the process of the applications of mapping algorithm, the imbalance of component utilization is more likely to occur. The reason is that the mapping algorithm in the Network-on-Chip (NoC) domain may frequently select some routers/links for mapping while others are underutilized. Consequently, the highly utilized components may age faster than others that results in disconnecting the related cores from the network. To solve this problem, we have proposed a lifetime-aware mapping algorithm named LBC + LBL, which has simultaneously taken the aging of core and link into account when applying the mapping. In this paper, the lifetime is modeled as a resource consumed over time and a lifetime budget metric is accordingly defined. A suitable node, which has the maximum lifetime budget, is selected for mapping. Experimental results show that the proposed lifetime-aware mapping algorithm (LBC + LBL) could improve the minimal mean time to failure (MTTF) of NoC about 15.1%, compared with the mapping algorithm only considering the aging of cores.     

不规则2D Mesh NoC映射算法研究

片上网络(NoC)因其分层通讯结构而有望成为未来动态重构片上系统的支撑技术,针对复杂片上系统中可能集成各种规模IP的实际情况,对不规则2D mesh拓扑结构的NoC进行了研究,建立了其映射算法的数学模型和优化目标函数,提出了保证网格不重叠约束条件的数学表达和IP间通信距离的求解方法,采用一个视频解码器实例,给出了映射算法模拟结果和分析,并探讨了布局结果的FPGA实现.     

基于云自适应粒子群算法的NoC路径分配研究

在云自适应粒子群算法基础上提出一种新的云自适应更新函数并将其应用在2DMesh拓扑的片上网络中,来优化静态通讯分配结果.该更新函数的参数随着粒子适应度值和拓扑规模的不同而变化,并注重全局搜索和局部收敛的结合作用,使两者达到最佳结合点,避免了单一的全局搜索和局部收敛的弊端.实验证明,这种方法在拓扑规模越大时,效果越明显,与改进的粒子群算法相比较结果优达25.74%.     

基于遗传算法的NoC互连测试研究

针对互连测试难题的分析,提出一种基于遗传算法的NoC互连测试方案。该方案采用NoC重用测试机制的方法,在功耗限制条件下,选取合适的测试端口和最短测试路径,同时根据互连测试中实际存在的问题,对算法进行适当改进,建立基于遗传算法的NoC互连测试模型,旨在获取最优矢量集的同时,测试代价更小。当NoC的规模达到一定程度时,采用划分测试方法,缩短测试路径,降低测试时间,提高测试效率。以SoCIN结构电路为仿真平台,分别对不同规模的NoC进行实验仿真。实验结果表明,遗传算法能快速有效地收敛到最优解,在测试运行代数及测试生成时间上取得了良好的测试效果。     

基于云进化算法的NoC测试端口优化选择方法

针对片上网络(NoC)中大量节点的测试难题,提出了一种结合二维云进化算法优化选取NoC中测试端口位置,提高测试效率的方法。该方法结合NoC网格结构特点,采用重用测试访问机制和XY路由方式,由测试功耗限制确定端口对数,通过二维云模型对端口坐标进行统一建模,云进化算法自适应控制遗传变异的程度和搜索空间的范围,在测试功耗约束条件下,优化选取最佳测试端口的位置,达到总测试时间最少的目的。以SoCIN结构电路为仿真平台,分别对4×4网格和8×8网格结构NoC进行了实验仿真,结果表明,在NoC节点测试问题上,云进化算法能快速收敛到最优解,有效提高整体测试效率。