一个基于C单元双重冗余的65纳米工艺抗辐射触发器

A radiation-hardened flip-flop is proposed to mitigate the single event upset(SEU) effect. Immunity was achieved through the use of C-elements and redundant storage elements. It takes advantage of the property of a C-element in which it enters a high impedance mode when its inputs are of different logic values. Redundant storage nodes are then used to drive the C-elements so that a single upset pulse in any storage will be prevented from altering the state of the output of the flip-flop. The flip-flop was implemented using 48 transistors and occupied an area of 30.78 μm2, using 65 nm CMOS process. It consumed 22.6% fewer transistors as compared to the traditional SEU resilient TMR flip-flop.     

65nm工艺下百万门级芯片的物理设计

随着集成电路工艺的发展,集成电路后端物理设计变得越来越复杂,遇到了很多新的挑战。本文介绍了一款65nm工艺百万门级芯片的物理设计过程,论述了在布局规划、电源网络规划、时钟树设计、信号完整性、可制造性设计等方面的解决方案,提出了设计方法学上的改进,提高了后端物理设计效率和芯片的良率。     

基于65 nm标准CMOS工艺的3.0 THz 探测器

基于Dyakonov和Shur等离子体波振荡原理设计并流片制备了一种采用65 nm标准CMOS工艺的3.0THz探测器,探测器包括贴片天线、NMOS场效应晶体管、匹配网络及陷波滤波器。探测器在室温条件下可达到526 V/W的响应率(Rv)和73 pW/Hz1/2的噪声等效功率(NEP)。采用该探测器和步进电机搭建了太赫兹扫描成像系统,获得了太赫兹源出射光斑的远场形状,光斑的半高宽(FWHM)为240μm;并对聚甲醛牙签和树叶进行了扫描成像实验,结果表明CMOS太赫兹探测器在成像领域有潜在的应用前景。     

65nm/45nm工艺及其相关技术

介绍了65nm/45nm工艺的研究成果、157nmF2stepper技术、高k绝缘层和低k绝缘层等技术。着重讨论了157nmF2stepper的F2激光器、透镜材料、光刻胶和掩模材料问题。     

基于180nm COMS工艺的低功耗温度传感器电路设计

为降低温度传感器的功耗,提出一种结构简单的片上温度-频率转换器电路。该转换器能够根据与绝对温度成比例（proportional to absolute temperature, PTAT）的电流检测出温度,利用源极耦合多谐振荡器电路,将温度等效PTAT电流转换成频率。提出的电路采用标准180nm CMOS技术设计,面积约为0.061 mm2。通过多次实际测量,结果显示：当电源电压为0.8 V ±10%时,该温度传感器能够在?43 °C~+85 °C的温度范围内良好工作,并且经过单点校正之后,最大温度误差小于±1 °C。当电源电压为0.8 V时,+85 °C条件下的平均功率损耗仅为500 nW。     

65纳米工艺下逻辑综合阶段的低功耗策略

纳米工艺下ASIC芯片的功耗问题将成为未来设计的瓶颈。本文以SD卡Flash控制芯片为例,研究65纳米工艺下逻辑综合阶段降低功耗的手段及措施,分析这些手段对功耗的影响,最终确定最佳低功耗策略,并经流片验证该低功耗策略有效。     

一种基于非线性补偿技术的混合模式65nm CMOS带隙基准源

通过对当前已有的两种低温漂带隙电压源进行分析和总结,提出了一种新型温度补偿技术.采用双端分段非线性补偿、对数项消除技术以及混合模式拓扑输出方式,设计了一种具有高温度稳定性的带隙电压基准源.整个电路基于65nm CMOS工艺实现,并成功应用于一种65nm CMOS触摸屏控制器中.当电源电压为2.5V时,带隙电压源的输出为949mV.当温度在-40℃～125℃范围变化时,输出电压仅变化0.44mV,温度系数约为2.87ppm/℃,非常符合高精度SoC的应用.     

65 nm技术节点的CMP技术

概述了全球CMP设备市场和65nm技术节点CMP技术面临的挑战,给出了65nm技术节点铜工艺的解决方案及CMP后清洗技术。     

基于门控多路环形振荡器的时间数据转换器

A gated ring oscillator(GRO) based time-to-digital converter(TDC) is presented.To enhance the resolution of the TDC,a multi-path structure for the GRO is used to achieve a higher oscillation frequency and an input stage is also presented to equivalently amplify the input time difference with a gain of 2.The GRO based TDC circuit is fabricated in TSMC 65 nm CMOS technology and the core area is about 0.02 mm~2.According to the measurement results,the effective resolution of this circuit is better than 4.22 ps under a 50 MHz clock frequency. With a 1 ns input range,the maximum clock frequency of this circuit is larger than 200 MHz.Under a 1 V power supply,with a 200-800 ps input time difference,the measured power consumption is 1.24 to 1.72 mW at 50 MHz clock frequency and 1.73 to 2.20 mW at 200 MHz clock frequency.     

Substrate-engineered GGNMOS for low trigger voltage ESD in 65 nm CMOS process

A novel Substrate-Engineered Gate-Grounded NMOS (GGNMOS) structure with very low trigger voltage is proposed to protect the ultra-thin gate oxide effectively in nanoscaled integrated circuits. This device is designed and verified in a 65 nm CMOS process. With increased substrate resistance and pumped triggering current provided by power bus controlled PMOS, this structure features a significantly reduced trigger voltage of 2.8 V and an enhanced uniform conduction of multi-fingers. The failure current can be improved by 23.5% compared with traditional GGNMOS.     

65 nm CMOS SSB mixer for UWB synthesiser

The present work addresses the design of a 65 nm CMOS wide-band single-sideband mixer for UWB synthesiser. The circuit has been designed inductorless and with few capacitors, in order to save silicon area and, at the same time, to get a mixer independent of the adopted frequency plan and synthesiser architecture. Particular attention has been paid to reducing the spurs as much as possible. In order to address a realistic investigation, the design has accounted also for the corner cases and the possible impairments in the input signals. A comparison with the state-of-the-art of the SSB mixers shows the low power consumption of the present work.     

采用CMOS工艺的W波段相控阵收发机设计

W波段（75~110 GHz）拥有大可用带宽、低大气损耗、短波长以及在多尘和多雾条件下工作的能力,因此具有巨大的应用潜力,涵盖从通信、传感、成像到短程高速数据通信的多个领域。因此,W波段收发机的研究和应用受到了越来越多的关注。本文提出了基于耦合线的收发开关、移相器和衰减器,旨在对应用于W波段的CMOS毫米波相控阵收发机芯片中重要模块和关键技术予以研究。其中,收发开关在复用为功率放大器的输出匹配网络和低噪声放大器的输入匹配网络的同时有效降低了插入损耗,移相器和衰减器实现了极高的分辨率。以上3个关键模块的实现原理和电路设计均在文中进行了详细的阐述,并通过了流片验证。仿真结果和测试结果说明了采用CMOS工艺制造W波段相控阵芯片的可实现性。     

基于65nm CMOS工艺的高速串并转换电路设计

本文介绍了一种适用于高速差分数据接收的CMOS串并转换电路,该电路主要由时钟电路、1：2数据分割电路和1：5分接器组成。采用65nm工艺,仿真结果表明,在数据传输速度为5Gb/s时功耗为12mW。     

一种基于压控振荡器的低功耗时间域模数转换器

本文提出了一种低功耗、高品质因数的基于压控振荡器的时间域模数转换器,在65nm CMOS 工艺上实现。本文采用了异步的Sigma-Delta调制器来将模拟输入电压信号转换到方波信号,有用信息被调制到方波的脉冲宽度里面。同时此模数转换器采用压控振荡器来将方波转换成输出频率,并利用异或门电路将频率(相位)信息数字化。这就是时间域量化器的原理。由于异步Sigma-Delta调制器不需要额外时钟,没有量化误差。它使用了谐波失真抵消技术的跨导级,并且输出的方波信号只有高低两个电压电平。这样在压控振荡器的电压到频率的曲线上,两个电压点之间就一定是一条直线,避免了电压到频率曲线的非线性失真对模数转换器信噪比的恶化。基于异或门的相位量化器天然具有一阶噪声整形的效果,它把低频的量化噪声推到高频,进而可以被低通滤波器滤掉。该时间域模数转化器在8MHz的信号带宽内分别达到了54.8dB/54.3dB 信噪比和信噪失真比,只消耗了2.8mW的功耗。品质因子达到了334 fJ/conv-step。     

一款应用于多模式无线发射机的65nm可配置低功耗滤波器

针对多模式(GSM/TD-SCDMA/WCDMA)无线发射机设计了一款可配置的4阶有源RC低通滤波器.滤波器的截止频率通过数字配置运放外围的无源器件进行改变,从而满足不同模式的带宽要求;同时,滤波器中运放的增益带宽积(GBW)也进行相应的配置,实现滤波器的低功耗设计.针对后者,对滤波器中运放的增益带宽积对滤波器的传递函...     

基于LT3652的太阳能充电器设计方法

基于太阳能充电器需求的不断增加,采用LT3652电池充电管理芯片设计了一种多功能太阳能充电器。在详细介绍LT3652输入电压调节环路及该芯片的其他功能的基础上,针对设计过程中涉及的元器件选型,PCB布线注意事项作了详细介绍。同时对如何设计更具有生命力和适应性的充电器产品给出了建议。笔者设计的太阳能充电器可实现对光伏电池...     

基于LMS的自适应去噪滤波器设计

讨论了自适应滤波去噪原理，采用LMS算法设计了自适应去噪滤波器，分析了MAT-LAB／SIMULINK中DSP Builder模块库在FPGA中的设计优点，最后应用DSP Builder模块库对自适应滤波器进行仿真。为自适应滤波器硬件实现提供了实验依据。     

65nm CMOS工艺单收单发IEEE802.11AC芯片的MAC控制器的设计实现

本文提出一种兼容IEEE80211AC SISO的无线局域网SOC芯片,芯片集成模拟前端、数字基带处理、媒体访问控制处理器模块,采用SMIC 65nm 1P6M CMOS工艺实现,测试结果表明,在正常工作条件下能提供较高的吞吐率、灵活的速率选择以及良好的兼容性,在标准IEEE802.11AC SISO模式下,测试所得UDP吞吐率为267M b/s。